KR20030052097A - Capacitor of semiconductor device and method for manufacturing the same - Google Patents

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KR20030052097A
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Abstract

PURPOSE: A capacitor of a semiconductor device and a fabricating method thereof are provided to prevent a decrease of capacitance and an increase of a leakage current by forming an Al2O3 layer functioning as an oxidation preventing layer between a lower electrode and a dielectric layer wherein the band gap energy and the dielectric constant of the Al2O3 layer are larger than those of a nitride layer. CONSTITUTION: An interlayer dielectric(32) having a contact hole is formed on a substrate(31). The lower electrode of a cylindrical structure is formed on the contact hole and the interlayer dielectric adjacent to the contact hole. The Al2O3 layer(35) prevents the lower electrode from being oxidized, formed on the circumference of the lower electrode. The dielectric layer and an upper electrode are sequentially formed on the Al2O3 layer.

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor of semiconductor device and method for manufacturing the same}Capacitor of semiconductor device and method of manufacturing the same {Capacitor of semiconductor device and method for manufacturing the same}

본 발명은 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 특히 MIS(Metal Insulator Semiconductor) 구조의 캐패시터의 제조 방법에 있어서, 하부전극과 유전막 사이에 산화 방지막 역할의 Al2O3층을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same. In particular, in the method of manufacturing a capacitor having a metal insulator semiconductor (MIS) structure, an Al 2 O 3 layer serving as an antioxidant layer is formed between a lower electrode and a dielectric film. A capacitor and a method for manufacturing the same of a semiconductor device for improving the yield and reliability thereof.

일반적으로 캐패시터의 용량은Generally, the capacity of a capacitor

(극판의 면적×층간물질의 유전상수)÷(양극판의 간격)(Area of positive electrode plate × dielectric constant of interlayer material) ÷ (gap of positive electrode plate)

으로 표시된다. 상기 캐패시터의 용량을 증가시키기 위해서 극판의 면적을 크게하거나 유전물질의 유전 상수를 높이기 위해 유전율이 큰 새로운 유전물질의 개발에 노력하여 왔다.Is displayed. In order to increase the capacity of the capacitor, efforts have been made to develop a new dielectric material having a high dielectric constant in order to increase the area of the electrode plate or increase the dielectric constant of the dielectric material.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(11)상에 층간 절연막(12)을 형성한다.Referring to FIG. 1A, an interlayer insulating layer 12 is formed on a semiconductor substrate 11.

그리고, 하부전극 콘택용 마스크를 사용한 사진식각 공정에 의해 상기 층간 절연막(12)을 식각하여 콘택홀(도시하지 않음)을 형성한다.The interlayer insulating layer 12 is etched by a photolithography process using a lower electrode contact mask to form a contact hole (not shown).

이어, 상기 콘택홀을 포함한 층간 절연막(12) 상에 제 1 다결정 실리콘층(13), 산화막(도시하지 않음), 감광막(도시하지 않음)을 차례로 형성한다.Subsequently, a first polycrystalline silicon layer 13, an oxide film (not shown), and a photoresist film (not shown) are sequentially formed on the interlayer insulating film 12 including the contact hole.

그리고, 상기 감광막을 상기 콘택홀 및 그에 인접한 층간 절연막(12) 상측에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴을 형성한다.The photoresist layer is selectively exposed and developed to remain only on the contact hole and the upper side of the interlayer insulating layer 12 adjacent thereto to form a photoresist pattern.

그 후, 상기 감광막 패턴을 마스크로 사용하여 상기 산화막과 제 1 다결정 실리콘층(13)을 식각한 후, 상기 감광막 패턴을 제거한다.Thereafter, the oxide film and the first polycrystalline silicon layer 13 are etched using the photoresist pattern as a mask, and then the photoresist pattern is removed.

그리고, 상기 산화막을 포함한 전면에 제 2 다결정 실리콘층을 형성하고, 상기 제 2 다결정 실리콘층을 에치백(Etch-back)하여 상기 제 1 다결정 실리콘층(13)과 산화막 양측에 제 2 다결정 실리콘 측벽(14)을 형성하고, 상기 산화막을 제거한다. 이때, 상기 제 1 다결정 실리콘층(13)과 제 2 다결정 실리콘 측벽(14)으로 실린더(Cylinder) 구조의 하부전극을 형성한다.A second polycrystalline silicon layer is formed on the entire surface including the oxide film, and the second polycrystalline silicon layer is etched back to form a second polycrystalline silicon sidewall on both sides of the first polycrystalline silicon layer 13 and the oxide film. (14) is formed and the oxide film is removed. In this case, a lower electrode having a cylinder structure is formed of the first polycrystalline silicon layer 13 and the second polycrystalline silicon sidewall 14.

도 1b를 참조하면, HSG(Hemi Spherical Grain)기법으로 상기 하부전극의 표면이 굴곡(A)을 갖도록 전면을 진공 분위기에서 열처리한다.Referring to FIG. 1B, the entire surface of the lower electrode is heat-treated in a vacuum atmosphere by HSG (Hemi Spherical Grain).

도 1c를 참조하면, 플라즈마(Plasma) 공정 또는 열처리 공정을 실시하여 상기 하부전극의 표면에 50 ∼ 70Å 두께의 질화막(15)을 형성한다.Referring to FIG. 1C, a nitride film 15 having a thickness of 50 to 70 Å is formed on the surface of the lower electrode by performing a plasma process or a heat treatment process.

도 1d를 참조하면, 상기 질화막(15) 상에 유전막인 TaON층(16)을 형성한다.Referring to FIG. 1D, a TaON layer 16, which is a dielectric film, is formed on the nitride film 15.

그리고, 상기 TaON층(16) 상에 TiN층(17)/제 3 다결정 실리콘층(18)의 적층 구조의 상부전극을 형성한다.An upper electrode having a stacked structure of the TiN layer 17 and the third polycrystalline silicon layer 18 is formed on the TaON layer 16.

그러나 종래의 MIS 구조의 캐패시터의 제조 방법에 있어서, 하부전극 상의 유전막 형성 공정 시 발생되는 하부전극의 산화를 방지하기 위한 상기 하부전극의 질화 공정을 실시한 경우 상기 질화막은 4 ∼ 5의 낮은 유전율을 갖기 때문에 캐패시턴스(Capacitance)가 저하되고 또한 상기 질화막이 산화막(9eV의 밴드 갭 에너지(Band gap energy)를 갖음)보다 낮은 5eV의 밴드 갭 에너지를 갖기 때문에누설 전류가 증가하여 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.However, in the conventional method of manufacturing a capacitor of the MIS structure, the nitride film has a low dielectric constant of 4 to 5 when the lower electrode is nitrided to prevent oxidation of the lower electrode generated during the formation of the dielectric film on the lower electrode. As a result, the capacitance is lowered and the nitride film has a band gap energy of 5 eV lower than that of the oxide film (having a band gap energy of 9 eV). There was a problem.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 MIS 구조의 캐패시터의 제조 방법에 있어서, 유전율과 밴드 갭 에너지 모두 질화막보다 크고 산화 방지막 역할을 하는 Al2O3층을 하부전극과 유전막 사이에 형성하므로, 캐패시턴스의 저하 및 누설 전류의 증가를 방지하는 반도체 소자의 캐패시터 및 그의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, in the method of manufacturing a capacitor of the MIS structure, an Al 2 O 3 layer is formed between the lower electrode and the dielectric film, both of the dielectric constant and the band gap energy is larger than the nitride film and acts as an antioxidant film. Therefore, an object of the present invention is to provide a capacitor of a semiconductor device and a method of manufacturing the same, which prevents a decrease in capacitance and an increase in leakage current.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.1A to 1D are cross-sectional views showing a capacitor manufacturing method of a semiconductor device according to the prior art.

도 2a내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 3은 1100℃ 고온에서의 Al-Si-O의 3원계 상태도.3 is a ternary state diagram of Al-Si-O at 1100 ° C. high temperature.

도 4는 800℃ 온도의 열처리 공정 시 하부전극과 Al2O3층의 계면 상태를 나타낸 사진도.Figure 4 is a photograph showing the interface state of the lower electrode and the Al 2 O 3 layer during the heat treatment process at 800 ℃ temperature.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11,31 : 반도체 기판12,32 : 층간 절연막11,31 semiconductor substrate 12,32 interlayer insulating film

13,33 : 제 1 다결정 실리콘층14,34 : 제 2 다결정 실리콘 측벽13,33: first polycrystalline silicon layer 14,34: second polycrystalline silicon sidewall

15 : 질화막16,36 : TaON층15 nitride film 16,36 TaON layer

17,38 : TiN층18,39 : 제 3 다결정 실리콘층17,38 TiN layer 18,39 third polycrystalline silicon layer

35: Al2O3층37: Ta2O5층35: Al 2 O 3 layer 37: Ta 2 O 5 layer

이상의 목적을 달성하기 위한 본 발명은 기판 상에 콘택홀을 구비하며 형성되는 층간 절연막, 상기 콘택홀 및 그에 인접한 층간 절연막 상에 형성되는 실린더 구조의 하부전극, 상기 하부전극 둘레에 형성되어 하부전극의 산화를 방지하는 Al2O3층 및 상기 Al2O3층 상에 순차적으로 형성되는 유전막과 상부전극을 포함하는 반도체 소자의 캐패시터를 제공하는 것과,The present invention for achieving the above object is an interlayer insulating film having a contact hole formed on the substrate, the lower electrode of the cylindrical structure formed on the contact hole and the interlayer insulating film adjacent thereto, formed around the lower electrode of the lower electrode Providing a capacitor of a semiconductor device comprising an Al 2 O 3 layer preventing oxidation and a dielectric film and an upper electrode sequentially formed on the Al 2 O 3 layer,

상기 실린더 구조의 하부전극을 바닥 부위에 형성되는 제 1 다결정 실리콘층과 상기 제 1 다결정 실리콘층 양측에 1000 ∼ 1500Å 두께의 제 2 다결정 실리콘 측벽으로 구성되는 것과,A first polycrystalline silicon layer formed on the bottom portion of the cylindrical structure and a second polycrystalline silicon sidewall having a thickness of 1000 to 1500 에 on both sides of the first polycrystalline silicon layer;

상기 제 1, 제 2 다결정 실리콘층은 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 형성되는 것과,The first and second polycrystalline silicon layers are formed having a P-type concentration of 1E15 to 3E20 atoms / cc,

상기 Al2O3층은 10 ∼ 80Å의 두께로 형성되는 것과,The Al 2 O 3 layer is formed to a thickness of 10 to 80 kPa,

상기 유전막은 TaON층/Ta2O5층의 적층 구조로 형성되는 것과,The dielectric film is formed of a laminated structure of a TaON layer / Ta 2 O 5 layer,

상기 TaON층과 Ta2O5층은 각각 50 ∼ 60Å의 두께로 형성되는 것과,The TaON layer and Ta 2 O 5 layer is formed to a thickness of 50 ~ 60Å, respectively,

상기 유전막은 100 ∼ 120Å 두께의 TaON층의 단층으로 형성되는 것과,The dielectric film is formed of a single layer of a TaON layer having a thickness of 100 to 120 Å,

상기 유전막을 TaON층, Ta2O5층, BST층, STO 중 선택된 하나 또는 그 이상의 층으로 형성되는 것과,The dielectric film is formed of one or more layers selected from TaON layer, Ta 2 O 5 layer, BST layer, STO,

상기 상부전극을 TiN층/다결정 실리콘층의 적층 구조로 형성되는 것과,Forming the upper electrode in a stacked structure of a TiN layer / polycrystalline silicon layer;

상기 다결정 실리콘층을 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 900 ∼ 1100Å 두께로 형성되는 것을 특징으로 한다.The polycrystalline silicon layer has a P-type concentration of 1E15 to 3E20 atoms / cc and is formed to a thickness of 900 to 1100 kPa.

그리고, 기판 상에 콘택홀을 구비한 층간 절연막을 형성하는 단계, 상기 콘택홀 및 그에 인접한 층간 절연막 상에 실린더 구조의 하부전극을 형성하는 단계, 상기 하부전극 표면상에 산화 방지막인 Al2O3층을 형성하는 단계 및 상기 Al2O3층 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공하는 것과,And forming an interlayer insulating film having contact holes on the substrate, forming a lower electrode of a cylinder structure on the contact hole and the interlayer insulating film adjacent thereto, and Al 2 O 3 , which is an anti-oxidation film, on the surface of the lower electrode. Providing a method of manufacturing a capacitor of a semiconductor device comprising forming a layer and sequentially forming a dielectric film and an upper electrode on the Al 2 O 3 layer;

상기 실린더 구조의 하부전극을 바닥 부위에 제 1 다결정 실리콘층을 형성하고 상기 제 1 다결정 실리콘층 양측에 1000 ∼ 1500Å 두께의 제 2 다결정 실리콘 측벽(34)을 형성하여 형성하는 것과,Forming the lower electrode of the cylinder structure by forming a first polycrystalline silicon layer at a bottom portion and forming second polycrystalline silicon sidewalls 34 having a thickness of 1000 to 1500 에 on both sides of the first polycrystalline silicon layer;

상기 제 1, 제 2 다결정 실리콘층을 PH3가스의 인 시튜 도핑 방법으로 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 형성하는 것과,Forming the first and second polycrystalline silicon layers with a P-type concentration of 1E15 to 3E20 atoms / cc by an in situ doping method of PH 3 gas,

상기 Al2O3층을 150 ∼ 400℃의 기판 온도 하에 TMA를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지 가스로하며, H2O를 반응 가스로 하는 단원자막 증착법을 사용하여 10 ∼ 80Å의 두께로 형성하는 것과,Under the substrate temperature of 150-400 ° C., the Al 2 O 3 layer is a single-subject film deposition method using TMA as a source, N 2 , argon (Ar), or a mixed gas thereof as a purge gas, and H 2 O as a reaction gas. Using to form a thickness of 10 to 80 kPa,

상기 Al2O3층을 50 ∼ 400℃의 기판 온도 하에 TMA를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지 가스로하며, O2, N2O 및 H2O 중 선택된 하나 또는 그 혼합 가스를 반응 가스로 하는 PE-ALD를 사용하여 형성하는 것과,The Al 2 O 3 layer is a TMA as a source under a substrate temperature of 50 to 400 ℃, N 2 or argon (Ar) or a mixture thereof as a purge gas, selected from O 2 , N 2 O and H 2 O Using PE-ALD having one or a mixture of these gases as a reaction gas,

상기 유전막을 TaON층/Ta2O5층의 적층 구조로 형성하는 것과,Forming the dielectric film in a stacked structure of a TaON layer / Ta 2 O 5 layer,

상기 TaON층을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법에 의해 50 ∼ 60Å의 두께로 형성하고, N2O 플라즈마 처리 공정을 실시한 후, 상기 Ta2O5층을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법에 의해 상기 TaON층 상에 50 ∼ 60Å의 두께로 형성하는 것과,The TaON layer was formed to a thickness of 50 to 60 kPa by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas, and subjected to an N 2 O plasma treatment step. Forming a Ta 2 O 5 layer with a thickness of 50 to 60 kPa on the TaON layer by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas;

상기 유전막을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법으로 100 ∼ 120Å 두께의 TaON층의 단층으로 형성하는 것과,Forming the dielectric film as a single layer of a TaON layer having a thickness of 100 to 120 Pa by metal organic chemical vapor deposition using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas;

상기 유전막을 TaON층, Ta2O5층, BST층, STO 중 선택된 하나 또는 그 이상의 층으로 형성하는 것과,Forming the dielectric film with one or more layers selected from a TaON layer, a Ta 2 O 5 layer, a BST layer, and an STO;

상기 상부전극을 TiN층/다결정 실리콘층의 적층 구조로 형성하는 것과,Forming the upper electrode in a stacked structure of a TiN layer / polycrystalline silicon layer;

상기 TiN층을 450 ∼ 630℃의 온도 하에 TiCl4나 NH3또는 그 혼합 가스를 반응 가스로 하는 증착 공정에 의해 형성하고, 상기 다결정 실리콘층을 PH3가스를 사용한 인 시튜 도핑 방법에 의해 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 900 ∼ 1100Å의 두께로 형성하는 것을 특징으로 한다.The TiN layer was formed by a vapor deposition process using TiCl 4 , NH 3, or a mixed gas thereof as a reaction gas at a temperature of 450 to 630 ° C., and the polycrystalline silicon layer was formed using an in situ doping method using a PH 3 gas. It has a P-type concentration of 3E20 atoms / cc and is formed to a thickness of 900 to 1100 kPa.

본 발명의 원리는 MIS 구조의 캐패시터의 제조 방법에 있어서 하부전극과 유전막 사이에 산화 방지막 역할의 Al2O3층을 형성하므로, 종래 기술에서 상기 하부전극의 산화를 방지하기 위한 상기 하부전극의 질화 공정 시 형성되는 질화막이 유전율과 밴드 갭 에너지가 낮아 캐패시턴스가 저하되고 누설 전류가 증가되는 문제점을 질화막보다 유전율과 밴드 갭 에너지 모두 큰 상기 하부전극과 유전막 사이의 Al2O3층에 의해 캐패시턴스의 저하 및 누설 전류의 증가를 방지하는 발명이다.The principle of the present invention is to form an Al 2 O 3 layer acting as an anti-oxidation film between the lower electrode and the dielectric film in the manufacturing method of the capacitor of the MIS structure, the nitride of the lower electrode to prevent the oxidation of the lower electrode in the prior art The nitride film formed during the process has a low dielectric constant and a band gap energy, so that the capacitance is lowered and the leakage current is increased.As a result, the Al 2 O 3 layer between the lower electrode and the dielectric film having a larger dielectric constant and band gap energy than the nitride film reduces the capacitance. And an invention for preventing an increase in leakage current.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(31)상에 층간 절연막(32)을 형성한다.Referring to FIG. 2A, an interlayer insulating layer 32 is formed on the semiconductor substrate 31.

그리고, 하부전극 콘택용 마스크를 사용한 사진식각 공정에 의해 상기 층간 절연막(32)을 식각하여 콘택홀(도시하지 않음)을 형성한다.The interlayer insulating layer 32 is etched by a photolithography process using a lower electrode contact mask to form a contact hole (not shown).

이어, 상기 콘택홀을 포함한 층간 절연막(32) 상에 제 1 다결정 실리콘층(33), 산화막(도시하지 않음), 감광막(도시하지 않음)을 차례로 형성한다.Subsequently, a first polycrystalline silicon layer 33, an oxide film (not shown), and a photoresist film (not shown) are sequentially formed on the interlayer insulating film 32 including the contact hole.

그리고, 상기 감광막을 상기 콘택홀 및 그에 인접한 층간 절연막(32) 상측에만 남도록 선택적으로 노광 및 현상하여 감광막 패턴을 형성한다.The photoresist layer is selectively exposed and developed to remain only on the contact hole and the upper side of the interlayer insulating layer 32 adjacent thereto to form a photoresist pattern.

그 후, 상기 감광막 패턴을 마스크로 사용하여 상기 산화막과 제 1 다결정 실리콘층(33)을 식각한 후, 상기 감광막 패턴을 제거한다.Thereafter, the oxide film and the first polycrystalline silicon layer 33 are etched using the photoresist pattern as a mask, and then the photoresist pattern is removed.

그리고, 상기 산화막을 포함한 전면에 제 2 다결정 실리콘층을 형성하고, 상기 제 2 다결정 실리콘층을 에치백하여 상기 제 1 다결정 실리콘층(33)과 산화막 양측에 1000 ∼ 1500Å 두께의 제 2 다결정 실리콘 측벽(34)을 형성하고, 상기 산화막을 제거한다. 이때, 상기 제 1 다결정 실리콘층(33)과 제 2 다결정 실리콘 측벽(34)으로 실린더 구조의 하부전극을 형성한다. 그리고, PH3가스를 사용한 인 시튜(In-situ) 도핑(Doping) 방법으로 상기 제 1 다결정 실리콘층(33)과 제 2 다결정 실리콘층을 형성하며 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖는다.A second polycrystalline silicon layer is formed on the entire surface including the oxide film, and the second polycrystalline silicon layer is etched back to form a second polycrystalline silicon sidewall having a thickness of 1000 to 1500 Å on both sides of the first polycrystalline silicon layer 33 and the oxide film. 34 is formed and the oxide film is removed. In this case, a lower electrode having a cylindrical structure is formed of the first polycrystalline silicon layer 33 and the second polycrystalline silicon sidewall 34. The first polycrystalline silicon layer 33 and the second polycrystalline silicon layer are formed by an in-situ doping method using PH 3 gas and have a P-type concentration of 1E15 to 3E20 atoms / cc. .

도 2b를 참조하면, 600 ∼ 650℃의 온도 하에 Si2H6을 근원 기체로 하는 HSG기법으로 상기 하부전극의 표면이 굴곡(A)을 갖도록 전면을 진공 분위기에서 열처리한다. 이때, 상기 HSG기법으로 상기 하부전극의 표면에 1000 ∼ 1500Å 두께의 HSG 실리콘이 발생된다. 그리고, PH3가스를 사용한 플라즈마 처리 공정으로 상기 HSG 실리콘에 불순물을 도핑(Doping)한다.Referring to FIG. 2B, the entire surface of the lower electrode is heat-treated in a vacuum atmosphere at a temperature of 600 to 650 ° C. using an HSG method using Si 2 H 6 as a source gas. At this time, the HSG method generates HSG silicon having a thickness of 1000 to 1500 에 on the surface of the lower electrode. In addition, the HSG silicon is doped with impurities by a plasma treatment process using a PH 3 gas.

도 2c를 참조하면, 150 ∼ 400℃의 기판 온도 하에 TMA(Tetra Methyl Ammonium)를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지(Purge) 가스로하며, H2O를 반응 가스로 하는 단원자막 증착법을 사용하여 상기 하부전극의 표면상에 10 ∼ 80Å 두께의 Al2O3층(35)을 형성한다. 이때, 상기 Al2O3층(35)을 50 ∼400℃의 기판 온도 하에 TMA를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지(Purge) 가스로하며, O2, N2O 및 H2O 중 선택된 하나 또는 그 혼합 가스를 반응 가스로 하는 PE-ALD(Plasma Enhance Atomic Layer Deposition)를 사용하여 형성할 수도 있다. 그리고, 상기 Al2O3층(35)은 저온(150 ∼ 400℃)의 단원자막 증착법을 사용하여 형성되므로 높은 종횡비를 갖는 구조물에서도 균일한 박막을 형성할 수 있으며 두께 조절도 가능하여 종래의 질화 공정에 의해 형성된 질화막보다 양질의 박막을 형성할 수 있고, 상기 Al2O3층(35)의 두께 조절이 가능하여 유전막의 파괴전압을 증가시킬 수 있다.Referring to FIG. 2C, TMA (Tetra Methyl Ammonium) is used as a source under a substrate temperature of 150 to 400 ° C., N 2 , argon (Ar), or a mixed gas thereof is used as a purge gas, and H 2 O is reacted. The Al 2 O 3 layer 35 having a thickness of 10 to 80 Å is formed on the surface of the lower electrode by using a gaseous monoatomic vapor deposition method. At this time, the Al 2 O 3 layer 35 as a source of TMA under a substrate temperature of 50 ~ 400 ℃, N 2 or argon (Ar) or its mixed gas as a purge gas, O 2 , N It can also be formed using a Plasma Enhance Atomic Layer Deposition (PE-ALD) using one selected from 2 O and H 2 O or a mixed gas thereof as a reaction gas. In addition, since the Al 2 O 3 layer 35 is formed using a low-temperature (150-400 ° C.) monolithic vapor deposition method, it is possible to form a uniform thin film even in a structure having a high aspect ratio and to control the thickness of the conventional nitride A thin film having a higher quality than the nitride film formed by the process may be formed, and the thickness of the Al 2 O 3 layer 35 may be adjusted to increase the breakdown voltage of the dielectric film.

그리고, N2O 플라즈마 처리 또는 N2O 분위기의 노(爐)를 사용한 열처리 공정을 실시하여 상기 Al2O3층(35)을 조밀화하고 상기 Al2O3층(35) 표면의 탄소(C)를 제거한다. 이때 1100℃ 고온에서의 Al-Si-O의 3원계 상태도인 도 3에서, 1100℃의 고온에서 Al2O3와 실리콘(Si)에 타이 라인(Tie line)(Ⅰ)이 존재하는 것과 같이 상기 하부전극과 Al2O3층(35)의 계면은 열역학적으로 안정하므로, 도 4에서와 같이 800℃ 온도의 열처리 공정에도 하부전극과 Al2O3층의 계면이 산화되지 않는다.In addition, an Al 2 O 3 layer 35 is densified by performing an N 2 O plasma treatment or an annealing process using a furnace in an N 2 O atmosphere to form carbon (C) on the surface of the Al 2 O 3 layer 35. ). In FIG. 3, which is a ternary system diagram of Al-Si-O at 1100 ° C. high temperature, the tie line (I) is present in Al 2 O 3 and silicon (Si) at 1100 ° C. high temperature. Since the interface between the lower electrode and the Al 2 O 3 layer 35 is thermodynamically stable, the interface between the lower electrode and the Al 2 O 3 layer is not oxidized even in a heat treatment at 800 ° C. as shown in FIG. 4.

도 2d를 참조하면, Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법으로 상기 Al2O3층(35) 상에 50 ∼ 60Å 두께의 TaON층(36)을 형성하고, N2O 플라즈마 처리 공정을 실시한 후, Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법으로 상기 TaON층(36) 상에 50 ∼ 60Å 두께의 Ta2O5층(37)을 형성한다. 이때, 상기 TaON층(36)/Ta2O5층(37)의 적층 구조의 유전막을 형성한다. 또한 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법으로 상기 Al2O3층(35) 상에 형성된 100 ∼ 120Å 두께의 TaON층(36)의 단층으로 상기 유전막을 형성할 수도 있다. 그리고 상기 유전막을 상기 TaON층(36)의 단층 대신에 Ta2O5층, BST{(Ba1-XSrx)TiO3}층, STO(SrTiO3) 등으로 형성할 수도 있다.Referring to FIG. 2D, a TaON layer having a thickness of 50 to 60 kPa on the Al 2 O 3 layer 35 is formed by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas. 36), an N 2 O plasma treatment step is carried out, and then on the TaON layer 36 by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas. A Ta 2 O 5 layer 37 having a thickness of ˜60 Pa was formed. In this case, a dielectric film having a laminated structure of the TaON layer 36 / Ta 2 O 5 layer 37 is formed. In addition, a single layer of a TaON layer 36 having a thickness of 100 to 120 kPa formed on the Al 2 O 3 layer 35 by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas. The dielectric film may be formed. The dielectric layer may be formed of a Ta 2 O 5 layer, a BST {(Ba 1-X Srx) TiO 3 } layer, STO (SrTiO 3 ), or the like instead of the single layer of the TaON layer 36.

그리고, 800 ∼ 850℃의 온도 하에 N2O 분위기의 노(爐)를 사용한 열처리 공정을 20 ∼ 40분동안 실시하여 상기 유전막내 산소 공핍량을 보충한다.Then, a heat treatment step using a furnace in an N 2 O atmosphere at a temperature of 800 to 850 ° C. is performed for 20 to 40 minutes to supplement the oxygen depletion amount in the dielectric film.

이어, 450 ∼ 630℃의 온도 하에 TiCl4나 NH3또는 그 혼합 가스를 반응 가스로 하여 상기 TaON층(36) 상에 TiN층(38)을 형성한다.Subsequently, a TiN layer 38 is formed on the TaON layer 36 by using TiCl 4 , NH 3, or a mixed gas thereof as a reaction gas at a temperature of 450 to 630 ° C.

그리고, PH3가스를 사용한 인 시튜 도핑 방법으로 상기 TiN층(37) 상에 900 ∼ 1100Å 두께의 제 3 다결정 실리콘층(39)을 형성한다. 이때, 상기 상부전극(37)은 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖는다. 그리고 상기 TiN층(37)/제 3 다결정 실리콘층(39)의 적층 구조의 상부전극을 형성한다.In addition, a third polycrystalline silicon layer 39 having a thickness of 900 to 1100 μs is formed on the TiN layer 37 by an in-situ doping method using PH 3 gas. At this time, the upper electrode 37 has a P-type concentration of 1E15 to 3E20 atoms / cc. The upper electrode of the stacked structure of the TiN layer 37 / the third polycrystalline silicon layer 39 is formed.

본 발명의 반도체 소자의 캐패시터 및 그의 제조 방법은 MIS 구조의 캐패시터의 제조 방법에 있어서, 하부전극과 유전막 사이에 산화 방지막 역할의 Al2O3층을 형성하므로, 상기 Al2O3층이 유전율과 밴드 갭 에너지 모두 질화막보다 크기 때문에 종래의 상기 하부전극의 산화를 방지하기 위한 상기 하부전극의 질화 공정 시 발생되는 캐패시턴스의 저하 및 누설 전류의 증가를 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.The capacitor of the semiconductor device of the present invention and the method of manufacturing the capacitor of the MIS structure, in the method of manufacturing a capacitor, the Al 2 O 3 layer acts as an antioxidant film between the lower electrode and the dielectric film, the Al 2 O 3 layer has a dielectric constant and Since the band gap energy is larger than that of the nitride film, it is possible to prevent a decrease in capacitance and an increase in leakage current generated during the nitriding process of the lower electrode to prevent oxidation of the lower electrode, thereby improving the yield and reliability of the device. .

Claims (21)

기판 상에 콘택홀을 구비하며 형성되는 층간 절연막;An interlayer insulating film formed with a contact hole on the substrate; 상기 콘택홀 및 그에 인접한 층간 절연막 상에 형성되는 실린더 구조의 하부전극;A lower electrode of a cylinder structure formed on the contact hole and an interlayer insulating layer adjacent thereto; 상기 하부전극 둘레에 형성되어 하부전극의 산화를 방지하는 Al2O3층;An Al 2 O 3 layer formed around the lower electrode to prevent oxidation of the lower electrode; 상기 Al2O3층 상에 순차적으로 형성되는 유전막과 상부전극을 포함하는 반도체 소자의 캐패시터.A capacitor of a semiconductor device comprising a dielectric film and an upper electrode sequentially formed on the Al 2 O 3 layer. 제 1 항에 있어서,The method of claim 1, 상기 실린더 구조의 하부전극을 바닥 부위에 형성되는 제 1 다결정 실리콘층과 상기 제 1 다결정 실리콘층 양측에 1000 ∼ 1500Å 두께의 제 2 다결정 실리콘 측벽으로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.And a second polycrystalline silicon sidewall having a thickness of 1000 to 1500 Å on both sides of the first polycrystalline silicon layer formed at a bottom portion of the cylindrical structure and on the first polycrystalline silicon layer. 제 2 항에 있어서,The method of claim 2, 상기 제 1, 제 2 다결정 실리콘층은 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 형성됨을 특징으로 하는 반도체 소자의 캐패시터.And the first and second polycrystalline silicon layers are formed with a P-type concentration of 1E15 to 3E20 atoms / cc. 제 1 항에 있어서,The method of claim 1, 상기 Al2O3층은 10 ∼ 80Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.The Al 2 O 3 layer is a capacitor of the semiconductor device, characterized in that formed in a thickness of 10 ~ 80Å. 제 1 항에 있어서,The method of claim 1, 상기 유전막은 TaON층/Ta2O5층의 적층 구조로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.The dielectric film is a capacitor of the semiconductor device, characterized in that formed in a stacked structure of TaON layer / Ta 2 O 5 layer. 제 5 항에 있어서,The method of claim 5, 상기 TaON층과 Ta2O5층은 각각 50 ∼ 60Å의 두께로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.The TaON layer and Ta 2 O 5 layer is a capacitor of a semiconductor device, characterized in that each formed to a thickness of 50 ~ 60Å. 제 1 항에 있어서,The method of claim 1, 상기 유전막은 100 ∼ 120Å 두께의 TaON층의 단층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.The dielectric film is a capacitor of the semiconductor device, characterized in that formed by a single layer of 100 to 120 Å thickness TaON layer. 제 1 항에 있어서,The method of claim 1, 상기 유전막을 TaON층, Ta2O5층, BST층, STO 중 선택된 하나 또는 그 이상의 층으로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.And the dielectric film is formed of one or more layers selected from a TaON layer, a Ta 2 O 5 layer, a BST layer, and an STO. 제 1 항에 있어서,The method of claim 1, 상기 상부전극을 TiN층/다결정 실리콘층의 적층 구조로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.And the upper electrode has a stacked structure of a TiN layer / polycrystalline silicon layer. 제 9 항에 있어서,The method of claim 9, 상기 다결정 실리콘층을 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 900 ∼ 1100Å 두께로 형성됨을 특징으로 하는 반도체 소자의 캐패시터.And the polycrystalline silicon layer has a P-type concentration of 1E15 to 3E20 atoms / cc, and is formed to a thickness of 900 to 1100 Å. 기판 상에 콘택홀을 구비한 층간 절연막을 형성하는 단계;Forming an interlayer insulating film having contact holes on the substrate; 상기 콘택홀 및 그에 인접한 층간 절연막 상에 실린더 구조의 하부전극을 형성하는 단계;Forming a lower electrode of a cylinder structure on the contact hole and an interlayer insulating layer adjacent thereto; 상기 하부전극 표면상에 산화 방지막인 Al2O3층을 형성하는 단계;Forming an Al 2 O 3 layer as an anti-oxidation film on the lower electrode surface; 상기 Al2O3층 상에 유전막과 상부전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법.And sequentially forming a dielectric film and an upper electrode on the Al 2 O 3 layer. 제 11 항에 있어서,The method of claim 11, 상기 실린더 구조의 하부전극을 바닥 부위에 제 1 다결정 실리콘층을 형성하고 상기 제 1 다결정 실리콘층 양측에 1000 ∼ 1500Å 두께의 제 2 다결정 실리콘 측벽(34)을 형성하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Forming a first polycrystalline silicon layer on a bottom portion of the cylinder structure and forming second polycrystalline silicon sidewalls 34 having a thickness of 1000 to 1500 에 on both sides of the first polycrystalline silicon layer. Capacitor manufacturing method. 제 11 항에 있어서,The method of claim 11, 상기 제 1, 제 2 다결정 실리콘층을 PH3가스의 인 시튜 도핑 방법으로 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And forming the first and second polycrystalline silicon layers with a P-type concentration of 1E15 to 3E20 atoms / cc by an in-situ doping method of PH 3 gas. 제 11 항에 있어서,The method of claim 11, 상기 Al2O3층을 150 ∼ 400℃의 기판 온도 하에 TMA를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지 가스로하며, H2O를 반응 가스로 하는 단원자막 증착법을 사용하여 10 ∼ 80Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Under the substrate temperature of 150-400 ° C., the Al 2 O 3 layer is a single-subject film deposition method using TMA as a source, N 2 , argon (Ar), or a mixed gas thereof as a purge gas, and H 2 O as a reaction gas. A capacitor manufacturing method of a semiconductor device, characterized by forming a thickness of 10 to 80 kPa using. 제 11 항에 있어서,The method of claim 11, 상기 Al2O3층을 50 ∼ 400℃의 기판 온도 하에 TMA를 근원물로 하고, N2나 아르곤(Ar) 또는 그 혼합 가스를 퍼지 가스로하며, O2, N2O 및 H2O 중 선택된 하나 또는 그 혼합 가스를 반응 가스로 하는 PE-ALD를 사용하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The Al 2 O 3 layer is a TMA as a source under a substrate temperature of 50 to 400 ℃, N 2 or argon (Ar) or a mixture thereof as a purge gas, selected from O 2 , N 2 O and H 2 O A method for producing a capacitor of a semiconductor device, characterized in that it is formed using PE-ALD containing one or a mixture of these gases as a reaction gas. 제 11 항에 있어서,The method of claim 11, 상기 유전막을 TaON층/Ta2O5층의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the dielectric film is formed in a stacked structure of a TaON layer / Ta 2 O 5 layer. 제 16 항에 있어서,The method of claim 16, 상기 TaON층을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법에 의해 50 ∼ 60Å의 두께로 형성하고, N2O 플라즈마 처리 공정을 실시한 후, 상기 Ta2O5층을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법에 의해 상기 TaON층 상에 50 ∼ 60Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The TaON layer was formed to a thickness of 50 to 60 kPa by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas, and subjected to an N 2 O plasma treatment step. A Ta 2 O 5 layer having a thickness of 50 to 60 kPa on the TaON layer by a metal organic chemical vapor deposition method using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas. Capacitor manufacturing method of device. 제 11 항에 있어서,The method of claim 11, 상기 유전막을 Ta(OC2H3)를 근원물질로 하고, NH3를 반응 가스로 하는 금속유기화학 증착법으로 100 ∼ 120Å 두께의 TaON층의 단층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is formed of a single layer of a TaON layer having a thickness of 100 to 120 Pa by metal organic chemical vapor deposition using Ta (OC 2 H 3 ) as a source material and NH 3 as a reaction gas. . 제 11 항에 있어서,The method of claim 11, 상기 유전막을 TaON층, Ta2O5층, BST층, STO 중 선택된 하나 또는 그 이상의층으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is formed of one or more of the TaON layer, Ta 2 O 5 layer, BST layer, STO layer, characterized in that the capacitor manufacturing method of the semiconductor device. 제 11 항에 있어서,The method of claim 11, 상기 상부전극을 TiN층/다결정 실리콘층의 적층 구조로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the upper electrode is formed in a stacked structure of a TiN layer / polycrystalline silicon layer. 제 20 항에 있어서,The method of claim 20, 상기 TiN층을 450 ∼ 630℃의 온도 하에 TiCl4나 NH3또는 그 혼합 가스를 반응 가스로 하는 증착 공정에 의해 형성하고, 상기 다결정 실리콘층을 PH3가스를 사용한 인 시튜 도핑 방법에 의해 1E15 ∼ 3E20 atoms/cc의 P형 농도를 갖으며 900 ∼ 1100Å의 두께로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The TiN layer was formed by a vapor deposition process using TiCl 4 , NH 3, or a mixed gas thereof as a reaction gas at a temperature of 450 to 630 ° C., and the polycrystalline silicon layer was formed using an in situ doping method using a PH 3 gas. A method for manufacturing a capacitor of a semiconductor device, characterized in that it has a P-type concentration of 3E20 atoms / cc and is formed to a thickness of 900 to 1100 kPa.
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