KR20030043959A

KR20030043959A - 광대역 고속 호핑 수신기용 프론트 엔드 및 믹싱 방법

Info

Publication number: KR20030043959A
Application number: KR10-2003-7003916A
Authority: KR
Inventors: 로이드 에프. 린다; 돈 씨. 데벤도프
Original assignee: 텔에이식 커뮤니케이션즈, 인크.
Priority date: 2000-09-18
Filing date: 2001-09-07
Publication date: 2003-06-02
Also published as: EP1320926A2; JP2004523142A; WO2002025807A2; US6693980B1; WO2002025807A3

Abstract

광대역 고속 호핑 수신기 프론트 엔드는 쿼드러처 L0 신호(108 및 110)를 프론트 엔드의 믹서(100, 102)로 제공하기 위해서 직접 디지털 합성(DDS)을 사용한다. DDS 회로(132)는 요구되는 파형을 나타내는 다중 디지털 워드 시퀀스들을 저장하고, 요구되는 시퀀스 쌍들을 클록 신호 및 명령 신호에 따라 한 쌍의 DAC(134 및 136)에 출력한다. DAC들은 이들 시퀀스를 아날로그 신호로 변환하고, 쿼드러처 L0 신호들을 믹서들에 제공하기 위해서 필요에 따라 필터링되거나 구형파로 된다(sequred). 주파수 호핑은 명령 신호를 변경시킴으로써 성취되며, 그 명령 신호는 상이한 쌍의 시퀀스들을 출력하게 하고 믹서들에 제공되는 L0 신호들의 주파수가 변경되게 한다. 능동 화상 거부는 고속 주파수 호핑을 제공하기 위해서 DDS L0 생성과 결합된다. 프론트 엔드는 ADC(180)와 통신 신호 처리기(184)와 결합되어 완성된 시스템을 제공하고, 이들 모두는 공통 기판 상에 함께 집적될 수 있다.

Description

광대역 고속 호핑 수신기용 프론트 엔드 및 믹싱 방법{WIDEBAND FAST-HOPPING RECEIVER FRONT-END AND MIXING METHOD}

많은 현대 통신 시스템에서는 전송 신호의 주파수가 급속으로 변경되는 "주파수 호핑"의 개념을 도입하고 있다. 이러한 시스템에서의 수신기는 광대역이며, 빠르고 정확하게 새로운 주파수에 대하여 동기할 수 있는 것이 요구된다.

이러한 주파수 호핑 수신기에 사용되는 일 형태의 프론트 엔드가 도 1에 도시되어 있다. 한 쌍의 믹서(10 및 11)는 각 제1 입력에서 도입 무선 주파수(RF)신호 RF_in를 수신하고, 각 제2 입력에서 국부 발진기(LO) 신호(12 및 13)를 수신하고, LO 신호(12 및 13)는 90°만큼 위상차가 난다. 믹서(10 및 11)는 믹서의 입력 신호들 사이의 합과 차로부터 유도되는 성분들을 포함하는 각 출력들을 생성한다. 믹서(10 및 11)의 출력은 통상적으로 각각 저역 통과 필터(14 및 16)를 통과하여 합산 성분들이 제거된다. 믹서(10)의 필터링된 출력은 다른 90°위상 시프터(18)를 통과하고, 시프터(18)와 믹서(12)의 출력들이 합산 회로(20)에서 합산되어 중간주파(IF) 출력 IF_out를 생성한다. LO 신호들 사이의 90°와 위상 시프터(18)에 의해서 제공되는 90°위상 시프트는, RF > LO 및 RF - L0 = IF인 경우에는 LO - IF로, RF < LO 및 L0 - RF = IF인 경우에는 LO + IF로 주어지는 "화상" 주파수에서 응답을 억제하는 데 사용된다.

프론트 엔드는 적절한 주파수의 L0 신호를 제공함으로써 지정 RF 주파수에 동조된다. 종래에 있어서, L0 신호는, 고정 입력 주파수 f_crystal를 수신하고 이를 필요한 L0 주파수까지 증배시키는 저위상 잡음 위상 동기 루프(PLL) 회로(24)에 의해서 제공된다. 상이한 도입 RF 주파수를 적응시키기 위해서, 통상적으로 PLL(24)은 그 루프에 N 분할 카운터(26)를 포함한다. N 값은 디지털 명령에 의해서 변경될 수 있으며, 다른 N 값을 명령함으로써 다른 L0 주파수가 제공된다. PLL 출력 sinω_LOt가 90°위상 시프터(28)를 통과하여 신호 cosω_LOt가 제공되고, sinω_LOt와 cosω_LOt 양자는 각 스퀘어 회로(30 및 32)를 통과하여 쿼드러처 L0 신호(13 및 12)가 각각 제공된다.

불행하게도, PLL은 고속 주파수 호핑을 적용해야 하는 광대역 수신기에 사용하기에는 부적절하다. 통상적으로 0°및 90°L0 신호는, 쿼드러처 출력을 생성하는 링 발진기 VCO나, (도 1에 도시되어 있는 바와 같이) 출력이 90°위상 시프트 네트워크를 통과하는 LC-VCO 중 어느 하나를 사용하여 생성된다. 그러나, 이들 접근 방법 둘 다는 본질적으로 협대역이므로, 현재 또는 미래의 무선 통신 시스템에 의해서 요구되는 것처럼 넓은 대역폭에 대한 화상 제거(image rejection)에 적용할수 없다. 또한, 광대역의 저위상 잡음 PLL의 획득 안정화 시간은 수 마이크로세컨트 정도여서, 고속 호핑 스킴에 적합하지 않다.

본 발명은 믹싱 회로 및 방법에 관한 것으로, 특히 고속 호핑 주파수를 취급하는 수신기에 관한 것이다.

도 1은 공지된 주파수 호핑 수신기의 프론트 엔드의 블록도.

도 2는 본 발명에 따른 주파수 호핑 수신기의 프론트 엔드의 블록도.

도 3은 본 발명에 따른 수신기 프론트 엔드의 바람직한 실시예의 블록도.

도 4는 본 발명에 따른 수신기 프론트 엔드 및 그 프론트 엔드를 계측하는 파일롯 톤 생성 회로를 포함하는 시스템의 블록도.

상기 지적한 문제들을 해결하는 광대역 고속 호핑 수신기 프론트 엔드 및 믹싱 방법이 제공되고, 초고속 주파수 호핑 능력을 가진 광대역 RF 수신기 프론트 엔드가 제공된다.

쿼드러처 L0 신호들을 프론트 엔드의 믹서들에게 제공하기 위해서 직접 디지털 합성(DDS : direct digital synthesis)이 이용된다. DDS 회로들은, 요구 파형을 각각 나타내는 디지털 워드들의 하나 이상의 시퀀스들을 저장하는 것에 의해 동작한다. 클록 신호와 명령 신호에 응답하여, 디지털 워드 시퀀스를 요구 파형으로 변환하는 디지털 아날로그 변환기(DAC)로 시퀀스가 출력된다. 본 응용에서, DDS 회로들은 쌍을 이루는 디지털 워드 시퀀스들(각 쌍의 한 시퀀스는 동상 L0 신호에 대응하고 다른 한 시퀀스는 쿼드러처 L0 신호에 대응함)을 저장한다. 각 저장된 시퀀스 쌍은 특정 주파수에서 동상 및 쿼드러처 L0 신호를 나타내고, 시퀀스들의 특정 쌍은, 바람직하게 협대역 PLL에서 생성된 클록 신호와 명령 신호에 따라 DAC들에 출력된다. 주파수 호핑은 명령 신호를 변경함으로써 성취되는데, 이 명령 신호는 상이한 쌍의 시퀀스들이 출력되게 하고 믹서들에 제공되는 L0 신호들의 주파수가 변경되게 한다. 쿼드러처 L0 신호를 생성하는 상술한 방법은 본질적으로 광대역이고, 협대역 PLL에 의해서 생성되는 고정된 DDS 클록 주파수에 기인하여 PLL계 회로와 비교하여 위상 잡음이 감소한다. DAC들의 위상 잡음은 사용되는 공정기술(바람직하게는 바이폴러)에 의해서만 제한된다. 더욱이, DDS 회로의 안정화 시간은 PLL에 비하여 여러 자릿수 작기 때문에, 본 발명은 하나로 통합된 해결책에 적합한 초고속 주파수 호핑 능력을 제공한다.

고속 주파수 호핑을 제공하기 위해서는 DDS L0 생성과 능동 화상 거부를 조합하는 것이 바람직하다. 프론트 엔드는, 아날로그 디지털 변환기(ADC) 및 통신 신호 처리기와 조합하여 완성된 시스템을 제공할 수 있고, 이들 모두가 공통 기판 상에 함께 집적될 수 있다.

본 발명의 다른 특성 및 이점은 첨부된 도면과 함께 설명된 이하의 상세한 설명으로부터 당 분야에서 숙련된 자에 명백해질 것이다.

본 발명의 기본적인 원리가 도 2에 도시되어 있다. 한 쌍의 믹서(100 및 102), 바람직하게는 길버트(Gilbert) 믹서들이 입력(104 및 106)에서 RF 신호(103)를 각각 수신하고, 입력(108)(90°) 및 입력(110)(0°)에서 한 쌍의 쿼드러처 L0를 각각 수신한다. 믹서(100 및 102)는, 입력(104 및 108)들의 합과 차의 성분들을포함하는 믹서 출력(112)과, 입력(106 및 110)의 합과 차의 성분들을 포함하는 믹서 출력(114)을 생성한다. 하나 이상의 위상 시프트 네트워크(116)는 믹서 출력들 사이에 90°위상차를 유도하도록 접속되어 있으며, 도 2에서는 위상 시프트 네트워크(116)의 출력(118) 및 믹서 출력(114)이 90°만큼 위상차가 난다. 결과적인 믹서 출력(118 및 114)이 합산 회로(120)에서 합산되어 IF 출력(122)이 생성된다.

L0 생성 회로(130)는 L0 신호(108 및 110)를 믹서(100 및 102)에 각각 제공한다. 회로(130)는 DDS 회로(132) 및 한 쌍의 DAC(134 및 136)를 포함한다. 상기로부터 알 수 있는 바와 같이, DDS 회로는 하나 이상의 디지털 워드 시퀀스를 저장하고, 그 각각은 요구 파형을 나타내며, 선택된 워드의 시퀀스가 클록 신호에 따라 출력된다. DDS 회로(12)는 입력(138)에서 클록 신호 f_ref를 수신하고, 두개의 출력(140 및 142)에서 디지털 워드들의 시퀀스를 생성한다. 본 응용 제품에서, DDS(132)는 2개의 별개의 디지털 워드 시퀀스를 저장 및 출력할 것이 요구되는데, 그 하나는 (출력(140)에서 생성되는) 동상(I) L0 신호를 나타내고 다른 하나는 (출력(142)에서 생성되는) 쿼드러처(Q) L0 신호를 나타낸다. DDS 출력(140)에서 생성되는 디지털 워드들의 시퀀스는 DAC(134)의 디지털 입력에 접속되어 90°L0 신호(108)를 생성하고, DDS 출력(142)에서 생성되는 디지털 워드들의 시퀀스는 DAC(136)의 디지털 입력에 접속되어 0° L0 신호(110)를 생성한다.

본 발명은 주파수 호핑 수신기 프론트 엔드 응용 제품에 사용하기 위한 것이다. 이처럼, DDS(132)는 명령 입력(144)을 가질 것과 다중 쌍의 디지털 워드 시퀀스들을 저장할 것이 요구되고, 이 때 각 쌍의 시퀀스들은 특정 주파수에서 동상 및 쿼드러처 L0 신호를 나타낸다. 예를 들면, DDS(132)는 300, 1000 및 3000KHz에서 I 및 Q L0 신호를 나타내는 3쌍의 디지털 워드 시퀀스들을 각각 저장할 수 있다. 요구되는 L0 주파수는, 출력(140 및 142)에서 대응하는 시퀀스 쌍을 출력하도록 역할을 하는 명령 신호(144)를 사용하여 선택된다.

상술된 L0 생성 회로(130)를 사용하면 종래 주파수 호핑 프론트 엔드에 비하여 다수의 이점이 있다. DDS(132)에서 상이한 디지털 워드 시퀀스들을 단순히 저장함으로써 상이한 L0 주파수들이 적용되는데, 이 접근 방식은 본질적으로 광대역이고, L0 신호의 PLL 생성과 비교하는 경우 안정화 시간이 크게 감소하는데, DAC들의 안정화 시간만이 DDS 클록 f_ref의 주기 내에 적용될 필요가 있다. 통상적으로 안정화 시간이 3 내지 4 자릿수 감소되면, 호핑 속도가 크게 증대한다. 위상 잡음도 광대역 주파수 호핑 수신기에 채용된 PLL에 의해서 생성되는 것에 비해 저감된다.

비록 I 및 Q 디지털 워드 시퀀스들에 전용하는 개별적인 DDS 디바이스가 채용될 수도 있지만, DDS(132)는 출력(140 및 142)에서의 디지털 워드 시퀀스의 양자를 동시에 생성하도록 설계된 단일 회로가 바람직하다. DDS가 주파수 호핑 응용 제품에 채용됨에 따라, 다중 쌍의 디지털 워드 시퀀스들을 저장할 수 있어야 하고, 이 때 특정 시퀀스 쌍을 선택하여 출력하는데 명령 입력이 사용된다. DDS 회로는 공지되어 있으며 예를 들면 High Speed Design Techniques, Analog Devices, Inc.(1996), pp 6-2 내지 6-4 및 6-7 내지 6-8에 개시되어 있다.

DDS(132)에 의해 출력되는 디지털 워드 시퀀스들의 쌍들은 DAC(134 및 136)에 의해서 한 쌍의 주기 파형이 생성되도록 배열된다. 믹서(100 및 102)는 통상적으로 구형파 L0 신호들을 수신하도록 설계된다. 이를 수용하는 하나의 방법은 DAC(134 및 136)에 의해서 생성되는 구형파인 디지털 워드 시퀀스를 DDS(132)가 저장하는 것이다. 그러나, 바람직하게는, DDS(132)에 저장되는 워드는, DAC(134 및 136)으로부터 정현파 출력을 생성하도록 배열되고, 구형 회로를 통과하여 필요한 구형파가 생성된다. 이는 도 3에 나타낸 본 발명의 바람직한 실시예에서 설명한다. DDS(132)의 출력(140 및 142)은 DAC(134 및 136)를 각각 구동하여, 쿼드러처 정현파 출력(150 및 152)을 생성한다. 정현파 출력(150 및 152)은 필터(154 및 156)를 통해 각각 대역통과 필터링될 수 있고, 그 후에 이들은 구형 회로(158 및 160)에 전달된다. 회로(158 및 160)는 믹서(100 및 102)에 각각 전달되는 90°및 0° 구형파 L0 신호(162 및 164)를 각각 생성한다.

일부 응용 제품에서, 대역통과 필터(154 및 156)는 DAC(134 및 136)의 스펙트럼 순도와 수신기의 요구에 따라서 필요 없을 수도 있다. DAC들이 스펙트럼 순도가 충분하거나 이들의 비선형성이 트리밍과 계측을 통해서 감소된다면(이하 설명함), 대역통과 필터(154 및 156)가 생략될 수 있다. 대역통과 필터(154 및 156)는 수동 또는 능동 필터링을 채용할 수 있다.

구형 회로(158 및 160)는 DAC(134 및 136) 사이에 존재할 수 있는 이득 비정합을 저감시키지만 그 자체의 이득 및/또는 위상 비정합을 유도할 수 있다. 그러나, 이 비정합은 프론트 엔드를 계측함으로써 저감될 수 있다(이하 설명함).

위상 시프트 네트워크(116)는 2개의 위상 시프트 회로가 내장되어 있는 것이 바람직한데, 한 회로(166)는 그의 출력(167)에서 +45°만큼 믹서(100)의 출력을 위상 시프트하도록 접속되어 있고, 한 회로(168)는 그 출력(169)에서 -45°만큼 믹서(102)의 출력을 위상 시프트하도록 접속되어 있다. 조합하여, 위상 시프트 회로(166 및 168)는 두개의 믹서의 출력들 사이에 90°위상차가 나도록 유도하고, 위상 시프트 출력(167 및 169)이 합산 회로(120)에 의해서 함께 합산된다. 위상 시프트 회로(166 및 168)는 프론트 엔드를 위한 화상 거부를 제공하는데, 능동 화상 거부에 대한 이 기술을 구체화한 하나의 방법은, 현 양수인에게 양수된 계류중인 미국 특허 출원 번호 09/220,288에 개시되어 있다. 능동 화상 거부는 고속 주파수 호핑을 제공하는 경향이 있어서 바람직하지만, 수동 화상 거부 기술이 채용될 수도 있다.

DDS(132)는 그의 클록 입력(138)에서 클록 신호 f_ref를 수신한다. 클록 신호 f_ref는 PLL 회로(170)에 의해서 제공되는 것이 바람직하다. PLL 회로(170)는 10MHz 정도 또는 일부 다른 저주파수를 기준으로 동작하는 발진기의 출력 f_crystal을 수신하고, 통상적으로 1 ~ 10GHz 정도인 DDS에 의해서 요구되는 주파수까지 증대시킨다. PLL 회로(170)가 단일 출력 주파수 f_ref를 제공하기 때문에, 협대역이 될 수 있고 따라서 저위상 잡음 출력을 제공할 수 있다. 이렇게 구체화하는 경우, DAC(134 및 136)의 위상 잡음은 사용되는 공정 기술에 의해서만 제한되므로, 우수한 위상 잡음특성을 제공하는 경향이 있는 바이폴러 DAC가 바람직하다. 도 3에 나타낸 PLL 회로는 단지 예시적인 것이며 f_ref를 제공하기 위해서 각종 PLL 회로가 채용될 수 있는 것을 알 수 있다. 또한, f_ref를 제공하기 위해서 PLL 회로가 사용될 필요는 없으며, 응용 제품에 의해서 요구되는 주파수에서 높은 안정화와 정확한 기준을 제공할 수 있는 다른 주파수 생성 회로가 이용될 수도 있다.

또한, 본 프론트 엔드의 바람직한 실시예는 믹서(100 및 102)에 공급하기 전에 RF 입력 신호를 증폭하는 저잡음 증폭기(LNA)(172)를 포함한다. 또한, 본 실시예는 합산 회로(120)의 IF 출력에 대하여 안티-앨리어스 필터로서 역할을 하도록 능동 또는 수동 대역통과 필터(174)를 포함하는 것이 바람직하다.

본 프론트 엔드는 다른 구성 요소와 결합하여 완전한 시스템을 제공할 수 있다. 이러한 시스템(178)이 도 4에 도시되어 있다. 필터(174)로부터의 IF 출력을 디지털 워드들의 시퀀스로 변환하는 아날로그 디지털 변환기(ADC)(180)가 도 3의 프론트 엔드에 부가된다. ADC(180)의 출력(182)은, 필요 주파수 호핑을 실행할 필요가 있는 DDS(132)에 명령 신호를 제공하며, 통상적으로 수신 신호를 분석하여 복조하는데 사용되는 알고리즘을 포함하는 통신 신호 처리기(184)에 제공된다. 이 응용분야에서는, 수신기가 주파수 호핑을 채용한 통신 시스템에 사용된다. 통신 신호 처리기(184)는 통신시스템의 주파수 호핑 스케줄을 포함하고 그 스케줄을 구체화에 대한 필요성에 따라서 명령을 DDS(132)에 보낸다.

또한, 시스템은, 프론트엔드의 L0 및 IF 경로에 대한 이득 및 위상 에러를 계측하는데 사용되는 고정된 고주파 파일롯 톤을 생성하는 구성 요소를 포함할 수있다. IF 신호(185)는, 예를 들면 ROM계 룩업 테이블과 같은 소스(188)로부터 디지털 워드들의 하나 이상의 시퀀스를 수신하는 DAC(187)를 구비하여 하나 이상의 IF 기준 주파수를 제공하는 회로(186)에 의해서 생성된다. IF 출력(185)은, N 분할 카운터(192)를 통해서 PLL 회로(170)의 분할된 하부 출력을 또한 수신하는 믹서(190)의 하나의 입력에 공급된다(카운트(192)는 선택적으로 PLL 회로(170) 그 자체의 부분이 될 수 있음). 믹서(90)의 출력은 파일롯 톤이고, 그의 주파수 f_pilot는 f_ref/N + IF로 주어진다. 파일롯 톤은 스위치(194)를 거쳐서 프론트 엔드를 통해 공급되고, 통신 신호 처리기(184)는 ADC(180)의 출력을 분석하여 이득 및 위상 에러를 검출한다. 통신 신호 처리기(184)는 각 LO 및 파일롯 톤 주파수용 화상 거부에 대하여 필요한 이득과 위상 보정을 판정하기 위해서 FET 또는 등가 방법을 이용한다. 이들 보정은 예를 들면, 룩업 테이블에 저장되며, 이 룩업 테이블은 DDS(132)에 의해서 생성되는 디지털 워드 시퀀스들이 이득 및 위상 에러에 대하여 보정되는 것을 보장하기 위해서 생성되는 각 L0 주파수에 대하여 어드레스된다.

상술한 계측 기술은 현 양수인에게 양수된 계류중인 미국 특허 출원 번호 08/903,807에 보다 상세히 개시되어 있다. 이 계측 기술은 여기서 기술한 프론트 엔드를 계측하기 위한 한가지 가능한 방법임을 알 수 있다.

능동 화상 거부와 필터링이 채용되는 경우, 도 2 또는 도 3 중 어느 하나의 프론트 엔드로 이루어지는 구성 요소가 공통 기판 상에 함께 집적될 수 있다. 마찬가지로, 도 4에 나타낸 ADC(180), 통신 신호 처리기(184), 및 파일롯 톤 생성 회로는 공통 기판 상에 프론트 엔드 구성 요소와 함께 집적되어 완전한 원칩 시스템(SOC : system-on-a-chip)을 제공할 수 있다.

본 발명의 특정 실시예를 통해 설명했지만, 당해 기술 분야에서 숙련된 자라면 다양한 변경과 대체를 할 수 있을 것이다. 따라서, 본 발명은 첨부된 청구의 범위에 의해서만 한정된는 것으로 의도한다.

Claims

제1 입력(104)에서 무선 주파수(RF) 신호를, 제2 입력(108)에서 제1 국부 발진기(L0) 신호를 수신하고, 그 두 입력 신호의 합으로부터 그리고 그 두 입력 신호의 차로부터 유도되는 성분들을 포함하는 출력(112)을 생성하는 제1 믹서(100),

제1 입력(106)에서 상기 RF 신호를, 제2 입력(110)에서 제2 L0 신호를 수신하고, 그 두 입력 신호의 합으로부터 그리고 그 두 입력 신호의 차로부터 유도되는 성분들을 포함하는 출력(114)을 생성하는 제2 믹서(102),

상기 믹서 출력들 중 적어도 하나와 직렬로 접속되어 상기 믹서 출력 사이에 90도의 위상차를 도입하는 적어도 하나의 위상 시프트 회로(116),

90도의 위상차가 나는 상기 믹서 출력들을 합산하여 중간 주파수(IF) 출력(122)을 제공하는 합산 회로(120), 및

상기 제1 및 제2 L0 신호를 상기 믹서들에 제공하도록 접속되는 L0 생성 회로(130)를 포함하고,

상기 L0 생성 회로는,

디지털 워드 시퀀스들의 다중 쌍들을 저장하고, 제1 및 제2 입력(138 및 144)에서 각각 클록 신호와 명령 신호를 수신하고, 상기 명령 신호 및 클록 신호에 따라 제1 및 제2 출력(140 및 142)에서 생성될 상기 저장된 디지털 워드 시퀀스 쌍들 중 하나를 선택하고, 상기 저장된 디지털 워드 시퀀스 쌍들 각각은 특정 주파수를 가지며 그들 사이에 90도 위상차가 나는 제1 및 제2 주기 파형을 나타내는 직접디지털 합성(DDS) 회로(132),

입력에서 상기 DDS로부터의 상기 제1 출력을 수신하고, 출력에서 상기 제1 주기 파형을 생성하고, 상기 제1 주기 파형은 상기 제1 L0 신호인, 제1 디지털 아날로그 변환기(DAC)(134), 및

입력에서 상기 DDS로부터의 상기 제2 출력을 수신하고, 출력에서 상기 제2 주기 파형을 생성하고, 상기 제2 주기 파형은 상기 제2 L0 신호인, 제2 디지털 아날로그 변환기(DAC)

를 포함하는 광대역 고속 호핑 수신기 프론트 엔드.
제1항에 있어서,

상기 적어도 하나의 위상 시프트 회로는 +45도만큼 상기 제1 믹서의 출력을 위상 시프트시키도록 배열된 제1 위상 시프트 회로(166) 및 -45도만큼 상기 제2 믹서의 출력을 위상 시프트시키도록 배열된 제2 위상 시프트 회로(168)를 포함하고, 상기 제1 및 제2 위상 시프트 회로의 출력은 상기 합산 회로에 의해서 합산되어 상기 IF 출력이 제공되는 광대역 고속 호핑 수신기 프론트 엔드.
제1항에 있어서,

상기 DDS는

상기 저장된 디지털 워드 시퀀스 쌍이 각각 제1 및 제2 정현 파형을 나타내도록 배열되고, 상기 DAC 출력들과 상기 믹서의 L0 입력들 사이에 접속되어 상기믹서에 구형파 L0 신호를 제공하는 한 쌍의 구형 회로(158 및 160)

를 더 포함하는 광대역 고속 호핑 수신기 프론트 엔드.
제1항에 있어서,

상기 DAC 출력과 상기 믹서의 L0 신호 입력 사이에 접속된 한 쌍의 대역통과 필터(154 및 156)와 상기 합산 회로의 IF 출력을 필터링하도록 접속된 대역통과 필터(174)

를 더 포함하는 광대역 고속 호핑 수신기 프론트 엔드.
제1항에 있어서,

입력에서 발진기 신호를 수신하고 상기 클록 신호를 생성하는 위상 동기 루프 회로(170)

를 더 포함하는 광대역 고속 호핑 수신기 프론트 엔드.
제1항에 있어서,

아날로그 입력에서 상기 IF 출력을 수신하여 디지털 출력(182)을 생성하도록 접속된 아날로그 디지털 변환기(ADC)(180), 및

입력에서 상기 ADC의 디지털 출력을 수신하도록 접속되고, 상기 L0 신호의 주파수가 상기 RF 신호의 주파수로 변경되도록 상기 DDS에 대한 상기 명령 신호를 생성하도록 배열되는 통신 신호 처리기(184)

를 포함하는 광대역 고속 호핑 수신기 프론트 엔드.
제6항에 있어서,

상기 믹서들, 위상 시프트 회로들, 합산 회로 및 L0 생성 회로는 공통 기판 상에 함께 집적되는 광대역 고속 호핑 수신기 프론트 엔드.
제6항에 있어서,

상기 프론트 엔드를 계측하는 파일롯 톤 생성 회로

를 더 포함하고,

상기 파일론 톤 생성 회로는

디지털 입력에 인가되는 디지털 워드들의 시퀀스에 따라 아날로그 출력(185)에서 IF 주파수를 생성하는 파일롯 톤 DAC(187),

디지털 워드들의 하나 이상의 시퀀스를 상기 파일롯 톤 DAC의 디지털 입력에 저장 및 인가하는 파일롯 톤 DAC 입력원(188),

상기 클록 신호의 주파수를 다운 분할하도록 접속된 N분할 카운터(192), 및

제1 입력에서 상기 파일롯 톤 DAC의 IF 주파수 출력, 제2 입력에서 상기 카운터의 분할 다운 클록 신호를 수신하고, 출력에서 그 제1 입력 및 제2 입력으로 가변된 RF 파일롯 톤을 생성하는 믹서(190)

를 포함하며,

상기 파일롯 톤이 상기 제1 및 제2 믹서의 제1 입력들에 접속되어 상기 IF출력에서 나타나는 상기 프론트 엔드에서의 이득 및 위상 에러가 판정되고, 상기 통신 신호 처리기는, 상기 DDS의 디지털 출력 워드 시퀀스들을 수정하도록 배열되어 필요에 따라 상기 이득 및 위상 에러를 저감시키는 광대역 고속 호핑 수신기 프론트 엔드.
제6항에 있어서,

상기 통신 신호 처리기는 상기 DDS의 디지털 출력 워드 시퀀스를 수정하기 위한 보정값을 포함하는 룩업 테이블을 포함하고, 생성된 각 L0 주파수에 대한 상기 룩업 테이블에 한 세트의 보정값을 어드레싱하도록 배열되는 광대역 고속 호핑 수신기 프론트 엔드.
주파수 호핑 RF 입력 신호를 믹싱하는 방법으로서,

동상 및 쿼드러처 국부 발진기(L0) 신호를 생성하는 단계를 포함하고,

상기 신호를 생성하는 단계는

특정 주파수에서 동상 및 쿼드러처 L0 파형을 각각 나타내는 디지털 워드들의 다중 쌍의 시퀀스들을 저장하는 단계,

공통 신호(144)에 따라 요구되는 주파수에서 동상 및 쿼드러처 L0 파형을 나타내는 한 쌍의 상기 디지털 워드 시퀀스(140 및 142)를 출력하는 출력 단계,

상기 출력된 쌍의 디지털 워드 시퀀스들을, 요구되는 주파수에서 상기 동상 및 쿼드러처 L0 파형인 아날로그 파형(108 및 110)으로 변환하는 단계,

상기 동상 L0 신호를 RF 입력 신호(103)와 믹싱하는 단계,

상기 쿼드러처 L0 신호를 상기 RF 입력 신호와 믹싱하는 단계,

상기 믹싱된 신호들 사이에 90도의 위상차가 나도록 상기 믹싱된 신호 중 적어도 하나를 위상 시프트시키는 단계, 및

90도만큼 위상차가 나는 상기 믹싱된 신호를 합산하여 IF 출력(122)을 제공하는 단계

를 포함하는 주파수 호핑 RF 입력 신호를 믹싱하는 방법.