KR20030043905A - 이동 통신용 수신기 - Google Patents
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Abstract
이동 통신용 수신기
제 1 믹서(M1) 및 하향 스트림의 아날로그/디지털 컨버터(AD)를 갖는 수신 브랜치를 구비하는, 특히 이동 통신용 수신기가 개시된다. 기준 발생기(RG)는 정수배 또는 분할하여 믹서의 PLL 신시사이저 또는 컨버터로 공급되는 기준 클록(RT)을 발생한다. 결과적으로, 신호간에 상호 간섭의 레벨이 낮으며 특히 UMTS용으로 적합한 회로로써 특히 에너지 및 공간이 절감되는 회로를 제조할 수 있다. 바람직한 실시예에서, 수신기는 전송 경로를 제공함으로써 송수신기로 개발된다.
Description
이동 통신 표준인 GSM(Global System for Mobile) 방식은 독일과 유럽 및 다른 나라에 보급되어 있다. 기존의 GSM 네트워크는 넓은 지역을 담당하고 있다.
이동 통신에서 비교적 대량의 데이터를 전송하기 위한 새로운 표준으로는 UMTS(Universal Mobile Telecommunication System)와 IMT-2000(International Mobile Telecommunication System 2000)이 유럽 지역에 알려져 있다. GSM 표준용 이동 통신 장치가 제 2 세대 장치로 알려져 있는 반면 UMTS나 IMT-2000 표준은 제 3 세대 이동 통신 장치로 알려져 있다.
GSM 표준에서 UMTS 표준으로 원만하게 전환되기 위하여 UMTS가 넓은 지역의 네트워크를 확실하게 담당할 수 있을 때까지 새로운 제 3 세대 장치가 GSM 표준과 호환할 수 있도록 하는 것이 바람직하다.
이동 통신 수신기의 회로를 설계에 있어서 크기를 작게 하고자 하는 요구를 충족시키기 위하여 높은 집적도를 갖고, 네트워크에 관계 없이 긴 동작 시간을 보장하기 위하여 전력 소모가 작고, 기존의 표준과 하향 호환성을 가지며 또한 혼선으로 인한 원하지 않는 신호를 제거하거나 감소시키는 것이 중요한 개발의 목표가 된다.
비율(fractional) 관계를 이루며 동작하며 구현에 많은 비용이 소요되는 PLL 신시사이저(synthesizer)를 사용하여 기준 클록으로부터 각각 원하는 클록 속도(rate)를 얻는 방법은 공지되어 있다.
본 발명은, 특히, 이동 통신용 고주파 수신기에 관한 것이다.
도 1은 본 발명에 따른 수신기의 기본 회로 배열이다.
도 2는 도 1에 따른 수신기의 개량(development)이다.
도 3은 UMTS 송수신기에 적용된 도 1에 따른 본 발명의 또다른 예시적인 실시예를 도시한다.
본 발명의 목적은 수신기, 특히 이동 통신용 수신기에 있어서 전술한 제 3 세대 장치에 적합하며, 원하지 않는 신호를 제거하거나 억제하는 기능이 향상된 수신기에 관한 것이다.
본 발명의 목적을 이루기 위한 수신기, 특히 이동 통신용 수신기는 입력단으로 수신 신호(reception signal)가 제공되고 제 1 중간 주파수 신호가 출력단에서 출력(tapping)되는 제 1 믹서, 제 1 믹서와 연결되고 제 1 기준 클록이 제공되는 제 1 위상 동기 루프, 제 1 믹서의 출력과 연결되며 제 1 컨버터 클록이 제공되는 아날로그/디지털 컨버터, 그리고 기준 클록을 발생시키는 기준 발생기를 포함하며, 여기서 기준 클록은 제 1 기준 클록의 정수배이고, 제 1 컨버터 클록은 기준 클록의 정수배이다.
본 발명은 아날로그/디지털 컨버터와 믹서에 기준 클록을 제공하는 클록 분배 개념에 기반을 두고 있으며, 따라서, 요구되는 컨버터 클록 또는 기준 클록을각각 정수배 하거나 정수로 나누어 만들어내는 것이 가능하다.
비율적으로 동작하는 주파수 복합기를 사용하지 않고 용이하게 구현할 수 있는 PLL 단계, 즉 위상 동기 루프에서 기준 주파수를 얻는 방법이 기술된다.
정수를 곱하거나 정수로 나눔으로써 PLL 단계를 위한 컨버터 클록과 기준 클록을 간단하게 얻는 방법으로 수신기에 있어서 전력 소모를 작게 하고 칩 영역을 작게하여 비용을 절감시킬 수 있다. 수정 안정된(quartz-stabilized) 기준 클록으로부터 컨버터 클록을 정수 획득에 의해 A/D 또는 D/A 컨버터를 구동시키는 방법은 A/D 또는 D/A 변환 동안 낮은 지터(jitter)를 갖는 장점이 있다.
본 발명의 바람직한 실시예에는 입력단에 수신 신호가 입력되고 제 2 중간 주파수 신호가 출력단에서 출력되는 제 2 믹서, 제 2 믹서와 연결되고 제 2 기준 클록이 제공되는 제 2 위상 동기 루프, 제 2 믹서의 입력과 연결되며 제 2 컨버터 클록이 제공되는 아날로그/디지털 컨버터, 그리고 기준 클록을 발생시키는 기준 발생기를 포함하며, 여기서 기준 클록은 제 2 기준 클록의 정수배이고, 제 2 컨버터 클록은 기준 클록의 정수배이다.
전송 브랜치 내에서 각각의 경우에 기준 클록에 정수를 곱하거나 정수로 나누어 얻어진 클록으로 컨버터와 믹서의 PLL 단계를 구동함으로써 에너지 소모를 줄이고 사용 면적을 줄이는 전송단(transmit section)을 구비하는 수신기의 회로 설계가 가능하게 된다.
본 발명의 또 다른 실시예에 있어서, 제 1 기준 클록은 제 2 기준 클록과 동일하고, 제 1 컨버터 클록은 제 2 컨버터 클록과 동일하다. 결과적으로, 송신 브랜치와 수신 브랜치 사이의 상호 간섭이 줄어들며 전력 소모가 낮은 간단한 회로의 설계가 구현된다.
본 발명의 또 다른 실시예에 있어서, 제 1 디지털 믹서는 아날로그/디지털 컨버터에 하방으로 연결되고, 제 1 보간기(interpolator)는 제 1 디지털 믹서에 하방으로 연결되며 제 2 디지털 믹서는 디지털/아날로그 컨버터에 상방으로 연결되고 제 2 보간기는 제 2 디지털 믹서에 상방으로 연결된다.
디지털 믹서는 주로 자동 주파수 제어에 사용된다. 아날로그/디지털 컨버터, 예를 들어 ∑Δ컨버터로서 구현되며 저주파 통과 특성을 갖는 컨버터에서 클록에는 감쇠가 일어난다. 아날로그/디지털 컨버터에서 감쇠되며 기준 클록에서 얻어진 컨버터 클록을 이후의 데이터 디지털 프로세싱을 위해 원하는 클록으로 전환하기 위해 제 1 보간기가 제공된다. 제 1 보간기는 각각 간단한 구조를 갖는 복수의 하위 보간기(subinterpolator)로 구성될 수 있다.
원하는 클록 속도는, 예를 들어 칩 속도(chip rate)라고 불리는 확산 신호(spread signal)의 비트 속도일 수 있으며 이는 확산 정도에 있어서 데이터 시퀀스의 비트 속도 보다 빠르다. 결과적으로, 용이하게 코드 분할 다중 접속(CDMA)에 이용될 수 있다.
제 2 믹서와 디지털/아날로그 컨버터를 갖는 수신기의 송신 브랜치에서, 제 2 보간기에 제공되는 확산 신호는 보간기의 클록에 대하여 보간되어 기설정된 보간 인자(factor)를 사용하여 디지털/아날로그 컨버터에서 보간된 클록 속도는 디지털/아날로그 컨버터의 입력에서 얻어진다.
본 발명의 또 다른 실시예에서, 아날로그/디지털 컨버터는 제 1 디지털 필터를 포함하며, 디지털/아날로그 컨버터는 제 2 디지털 필터를 포함한다. 디지털 필터는 일반적으로 ∑Δ컨버터 내에서 컨버터 클록을 감쇠시키는데 예를 들어 8배 또는 3이 아닌 2의 멱(power) 배로 감쇠시킨다.
본 발명의 또 다른 실시예에서, 제 1 및 제 2 보간기는 각각 직렬로 배열된 하위 보간기를 포함한다. 제 1 디지털 믹서의 클록 하방 또는 제 2 디지털 믹서의 클록 상방이 각각 확산 신호의 원하는 비트 속도로의 전환되는 것이 각 경우에 클록 비율이 작은 수, 예를 들어 4, 5, 1, 3, 8 ,13의 비율로서 구현될 수 있다는 점에서 유용한 신호를 좋은 전송 특성을 갖도록 용이하게 구현할 수 있다.
또한, 직렬로 배열된 복수의 하위 보간기를 갖는 모듈 구조는 예를 들어, 3 개로 분할되는 중국의 TD SCDMA 시스템에 적응하는 것과 같이 각각 원하는 확산 신호의 비트 속도에 용이하게 적응한다는 장점을 갖는다.
본 발명의 더 바람직한 실시예에서, 기준 클록의 클록 주파수는 13MHz이다. 이 클록 주파수가 특히 바람직한 것은 2 세대 이동 통신 장치를 위해 통상적으로 사용되던 기준 클록과 동일한 기준 클록이 3 세대 이동 통신 장치를 위한 본 발명에 따른 회로 원리에 사용될 수 있기 때문이다. 이 클록 주파수는 회로에서 특히 면적과 전력에 작은 요구 조건을 필요로 한다. 또한, GSM 표준 및 UMTS 표준을 동시에 만족시킬 수 있는 송수신 장치를 집적하기 위한 단순한 방법이 구체화된다.
본 발명의 더 바람직한 실시예에서, 기준 클록의 클록 주파수는 40MHz이다. 이 경우의 장점은 190MHz의 중간 주파수를 갖는 슈퍼헤테로다인 (superheterodyne)전송기로 전송 경로가 구현되는 경우에 중간 주파수 대역 내에서 기준 클록의 고조파(harmonics)가 일어나지 않는다는 것이다.
보다 상세한 실시예가 종속항에 기술되어 있다.
본 발명은 첨부되는 도면 및 다수의 예시적인 실시예를 참조하여 보다 상세하게 후술될 것이다.
도 1은 송신부를 구비한 수신기를 도시하는데, 수신 경로 및 송신 경로가 송신/수신 전환 수단(SE)을 사용하여 안테나(ANT)에 접속된다. 도 1의 상부 브랜치가 수신 경로를 도시하는 반면, 하부 브랜치는 송신 브랜치를 도시한다. 수신 신호(RX)가 입력단에서 제 1 믹서(M1)으로 공급되며, 제 1 믹서(M1)에서 수신 신호(RX)가 국부적으로 생성된 추가적인 발진기 주파수를 사용하여 제 1 중간 주파수(IF1)를 갖는 중간 주파수 레벨로 다운믹싱된다. 그런 다음 제 1 중간 주파수 신호(IF1)가 제 1 디지탈 필터(DF1)을 갖는 아날로그/디지탈 컨버터(AD)에 공급된다. 제 1 믹서(M1) 및 아날로그/디지탈 컨버터(AD)를 동작시키기 위해서는 기준 클록(RT)으로부터 유도된 클록 주파수를 필요로한다. 이를 해결하기 위해, 기준 클록(RT) 또는 마스터 클록을 생성하는 기준 생성기(RG)가 제공된다. 제 1 믹서에 접속되는 PLL 스테이지(PLL1)의 기준 주파수를 위해 필요한 제 1 기준 클록(T1)은 정수에 의해 나누어진 기준 클록(RT)으로부터 유도된다. 1을 포함하는 정수를 기준 클록(RT)에 곱한 곱셈기(multiplier) 모듈(MP1)을 사용하여 아날로그/디지탈 컨버터(AD)를 동작시키는 동안에 필요한 제 1 컨버터 클록 주파수(T2)를 얻을 수 있다. 그러므로 제 1 컨버터 클록(T2)은 기준 클록(RT)의 정수배이다. 수신기 내에서 자동 주파수 제어(AFC)를 위해 사용되는 제 1 디지탈 믹서(DM1)이 또한 아날로그/디지탈 컨버터(AD)의 다운스트림에 접속된다. 마지막으로, 직렬로 배열되는 다수의 하위보간기(IP11, IP12, IP13)를 갖는 보간기 모듈(IP1)이 제 1 디지탈 믹서(DM1)의 다운스트림에 접속된다. 수신 브랜치에서 유용 신호의 또다른 디지탈 처리를 수행하기 위해서, 예를 들어 음성(speech) 처리를 위한 기능 유닛(미도시)를 배열할 수도 있다.
직렬로 배열되는 하위보간기(IP21, IP22, IP23)를 갖는 보간기(IP2)와 제 2 보간기(IP2)의 다운스트림에 접속되어 자동 주파수 제어(AFC)를 하는 제 2 디지탈 믹서(DM2)를 구비하는 수신 브랜치는 도 1의 전송 브랜치와 그 디자인이 유사하다. 제 2 믹서(M2)와 제 2 믹서(M2)의 입력에 제 2 중간 주파수 신호(IF2)를 공급하기 위한 디지탈 필터(DF2)를 갖는 디지탈/아날로그 컨버터(DA)는 상기 제 2 디지탈 믹서(DM2)의 다운스트림에 접속된다. 제 2 믹서(M2)의 출력은 전송/수신 전환수단(SE)을 통해 안테나(ANT)에 접속될 수 있다. 곱셈 스테이지(MP2)에서 정수에 의해 곱해진 기준 클록(RT)로부터 디지탈/아날로그 컨버터(DA)를 동작하기 위해 필요한 제 2 컨버터 클록(T4)이 얻어지고, 분할 스테이지(TL2)에서 정수에 의해 나누어진 기준 클록(RT)으로부터 제 2 믹서(M2)에 접속된 제 2 PLL 스테이지(PLL2)를 동작하기 위해 필요한 제 2 믹서 클록(T3)이 얻어진다.
도 1에 따른 회로의 장점은 각각의 모듈에 기준 클록을 제공하기 위한 곱셈 또는 분할 스테이지가 임의의 분할 관련성이 구현될 것을 요구하지 않으므로 곱셈 또는 분할 스테이지가 단순한 디자인을 갖는다는 것이다. 또한, 이에 따라 전력 요건이 낮아지고 요구되는 칩 표면이 작아진다. 아날로그/디지탈 컨버터(AD) 내에 포함된 디지탈 필터(DF1)에 의해 생성될 수 있는 아날로그/디지탈 컨버터(AD)의 클록 감소율이 예를 들어 8인 경우, 이에 대응하여 감소된 클록율이 제 1 디지탈 믹서(DM1)를 통해 제 1 보간 스테이지(IP1)에 공급된다. 상기 보간 스테이지(IP1)는 중국에서 UMTS의 경우에 1.28MHz 또는 3.84MHz인 스프레드 신호의 바람직한 비트율로 감소된 클록의 변환을 구현한다. 제 1 및 제 2 보간기(IP1, IP2)의 모듈형 디자인은 예를 들어 계수 3인 하위보간기 중의 하나 또는 1/3을 형성하는 것을 가능하게 하며, 모듈형 디자인은 의도하는 나라 또는 규격에 따라 쉽게 신장될 수 있게 된다. 하위보간기의 바람직한 분할 비율은 예를 들어 8/5, 4/5, 3/5, 1/5, 8/13 및 1/3이다. 제 1 보간기(IP1)의 전체 분할율은 하위보간기의 분할율을 곱함으로써 얻어진다.
US 시스템 CDMA2000 및 IS-95에 대한 회로 적응이 쉽게 수행될 수 있어서,각각 6/5 및 4/5 또는 6/5 및 2/5인 하위보간기 분할율을 사용하여 각각 3.6864 Mcps (megachip per second) 및 1.2288 Mcps인 확산 신호 비트율(chip rate)로 동작할 수 있다.
분할기(TL1, TL2)의 바람직한 정수 분할율은 8, 40 또는 200이다. 도 1의 표현과 대조적으로, 곱셈율 및 분할율이 동일한 경우 분할 모듈 또는 곱셈 모듈이 각각 생략될 수 있어서, 요구되는 공간이 특히 작아질 수 있다. 또한 두 개의 컨버터(AD, DA) 또는 두 개의 믹서(M1, M2)를 공통 곱셈 스테이지 또는 분할 스테이지에 접속함으로써, 집적 회로 상에서 신호 사이의 바람직하지 않은 상호 영향을 피할 수 있다.
도 2는 도 1에 따른 수신기의 개량(development)을 도시한다. 도면의 상부에 도시된 수신부가 두 개의 수신 경로를 갖고, 각각의 수신 경로는 저잡음 사전증폭기(LNA), 다운스트림 대역통과 필터(BP) 및 증폭기(V)를 구비함을 주목해야 한다. 각각의 주파수 대역이 보다 쉽게 분리되고 처리되므로 이러한 것이 UMTS를 위해 제공된 주파수 듀플렉스(duplex) 및 시간 듀플렉스 방법에 적당하다. 주파수 분할 듀플렉스(FDD) 모드에서 전송하기 위해 전송/수신 필터(SE)에 접속된 상부 수신 경로가 사용되고, 시간 분할 듀플렉스(TDD) 모드에서 수신하기 위해 하부 수신 경로가 사용된다. 이를 위해 전환용 스위치(SW1)가 제공된다. 도 2에 도시된 회로의 수신부가 0 MHz 중간 주파수 개념(0 IF)을 갖는 수신기로서 구현되고 또한 높은 데이타 전송율이 기대되므로, 수신부가 직교 성분(I, Q)로 나뉘어진다. 이를 위해, 두 개의 제 1 믹서(M1, M1')가 제공되고 두 개의 제 1 믹서에 국부 오실레이터 신호가 한 번은 정상 위상으로 한 번은 90 위상 변이로 제공된다. PLL 스테이지(PLL1) 내에서 이러한 국부 오실레이터 신호가 생성되며, 제 1 PLL 스테이지 (PLL1)을 위해 요구되는 기준 주파수가, 다시 말해서 제 1 믹서 클록(T1)이, 기준 클록(RT)로부터 제 1 정수 나눗셈기(TL1) 내에 유도된다. 위상 동기 루프(PLL1, PLL2)는 각각 믹서 클록(T1, T2)의 위상각을 위상각과 비교하기 위한 위상 감지기(PD), 분할기(T), 전압 조절 오실레이터(VCD) 및 루프 필터(LF)를 갖는다.
수신단과 같이 송신단도 또한 직교 성분(I, Q)으로 분할된다. 신호를 조절하기 위해 제어가능한 증폭기(PA) 및 저역 통과 필터(TP)가 송신단 및 수신단에 제공된다. 중간 주파수 수준으로 제공되는 신호(I, Q)의 직교 성분 때문에 두 개의 믹서(M2, M2')가 제공되고, 두 개의 믹서에는 제 2 위상 동기 루프(PLL2)에 의해 생성되어 증폭기(V)에서 증폭된 국부 오실레이터 신호가 한 번은 정상 위상으로 한 번은 90도 위상 변이로 제공된다. 덧셈기가 제 2 믹서(M2, M2')의 출력에 접속되고, 덧셈기의 다운스트림에 추가적인 제어 가능한 전력 증폭기(PA) 및 밴드 통과 필터(BP)가 배열된다. 또한 전송기 및 수신기를 고립시키기 위한 방향 필터(FI)가 제공된다.
도 2에 따른 기준 생성기(RG)의 클록 주파수는 13MHz이다. 기준 클록(RT)을 정수 분할로 작게 분할하기 위한 분할기(TL1)의 분할율은 13 또는 65이며 따라서 기대하는 바와 같이 제 1 및 제 2 믹서(M1, M1', M2, M2')는 1 MHz 또는 200 MHz의 스텝 크기를 갖는다. 수신단에서 제 1 보간기(IP1, IP1')의 하위보간기의 분할율이 8/5, 4/5 및 8/13 이므로 3.84 MHz의 확산 신호 비트율이 제 1 보간기의 출력에서 생성될 수 있다. 1/3의 분할율을 갖는 제 4 하위보간기을 사용하여 예를 들어 중국에 필요한 1.28MHz의 확산 신호 비트율이 생성될 수 있다. 물론 개별적인 하위보간기가 다른 분할율을 가질 수도 있다. 컨버터 클록을 제공하기 위한 곱셈기(MP1)의 계수는 3이다. 아날로그/디지탈 컨버터(AD, AD')가 각각의 경우에 23=8 의 클록 감소를 수행하므로, 13MHzㆍ3/8=4.875MHz 인 감소된 클록이 출력에서 얻어진다. 그런 다음 전술한 하위보간기 분할율을 이용하여 비트율이 3.84 MHz인 확산 신호를 얻을 수 있다.
제 2 보간기(IP2 IP2')의 하위보간기의 반전 분할율 5/8, 5/4 및 13/8에 의해, 디지털/아날로그 컨버터(DA, DA')가 갖는 보간인자 8 과 함께 3.84 MHz의 확산 신호의 비트율이 송신단에서 4.875 MHz의 클록 주파수로 변환되고 3 ·13 MHz의 컨버터 클록은 소망의 클록속도를 발생한다.
도 2에 따르면, 공간에 대한 요구조건이 거의없이 GSM용으로 수정(quartz)을 사용하여 발생될 수 있는 일반적인 13 MHz의 시스템 클록이 재사용될 수 있는 전송 섹션을 구비하는 단순한 수신기를 구현하는 것이 가능하다. 도 2에 따른 전송 섹션을 구비한 수신기를 사용함으로써, UMTS 모드에서 전송하는 동안 GSM 모드에서 동시에 수신하는 것이 가능하며, 그 역 또한 마찬가지이다.
도 3은 도 1에 따라 전송 섹션을 구비한 UMTS 수신기용으로 개발된 수신기의 예시적 실시예를 도시한다. 도 2에 따른 수신기에 비하여, 190 MHz의 중간 주파수를 갖는 헤테로다인 구조가 도 3의 전송 섹션에 구현되어 있다. 두개의 믹서 또는주파수 변환단(M2, M3, M3')이 구현됨에 따라, 추가의 PLL 신시사이저 (synthesizer:PLL3)가 제 3 믹서(M3, M3')용으로 요구된다.
도 2에 따른 회로에 비하여, 도 3에 따른 회로에서는 기준 클록이 40 MHz이고 컨버터 클록으로 직접 사용될 수 있으므로 아날로그/디지털 컨버터(AD, AD') 및 디지털/아날로그 컨버터(DA, DA')에 대한 컨버터 클록을 정수배로 도출할 필요가 없다. 디바이더(TL1, TL11, TL12, TL13)를 사용하여 얻을 수 있고, PLL 단(PLL1, PLL2, PLL3)의 위상 검출기(PD)에 대한 기준 클록을 도출하기 위한 정수 분할 인자는 전체적으로 8 또는 40 또는 200이다. 결과적으로, 5 MHz, 1MHz 또는 200 kHz의 스텝 크기가 가능하다. 물론, 분할 인자는 또한 믹서 또는 PLL단의 필요한 스텝 크기에 따라 다른 정수 분할 관계를 가질수 있다. 아날로그/디지털 컨버터(AD, AD') 각각은 클록 속도가 8인 축소인자(reduction factor)를 갖는다. 따라서, 클록은 출력단에서 5 MHz로 감소된다. 도 2를 참조하여 설명되는 방법을 분석함으로써, 보간기(IP1, IP1')내에 직렬로 배열되고 8/5, 4/5 및 3/5의 분할비를 갖는 하위 보간기에서 이 감소된 클록은 소망하는 비트 속도인 3.84 MHz의 확산 신호로 변환된다. 물론, 하위 보간기의 분할비는 적당히 변경될 수 있는데, 예를 들면, 1/5의 분할비를 갖는 제 3 하위 보간기가, 예를 들면, 중국에서 요구되는 1.28 MHz의 확산 신호 비트 속도가 되도록 제공될 수 있다. 이것에 상응하는 분할비는 전송 브랜치에서 얻을 수 있는데, 그 결과 하위 보간기는 5/8, 5/4 및 5/3의 분할비를 가져서 확산 신호 클록으로부터 5 MHz의 소망하는 클록 또는 3.84 MHz의 확산 신호 비트 속도을 도출할 수 있다. 도 2에서 이미 설명된 바와 같이, 디지털/아날로그 컨버터(DA,DA')에서는 클록 속도가 수신 섹션에 있는 컨버터(DA, DA')의 디지털 필터(DF, DF')에서의 보간에 의해 40 MHz로 증가된다. 도 3에 따른 전송 브랜치에 있는 제 2 믹서(M2)에 대한 튜닝 범위를 증가시키기 위해 또는 PLL단의 튜닝 범위를 로우(low)로 유지하기 위해, 제 2 믹서(M2)에 대하여 제 2 스위치(SW2)를 사용하여 제 1 PLL단(PLL1)과 제 2 PLL단(PLL2)간을 스위칭하는 것이 가능하다. 이러한 구조는 UMTS에서 제공되는 가변 이중화(duplex) 공간을 구비하는 주파수 이중화, 시분할 이중화(time division duplex:TDD), 주파수 분할 이중화(frequency division duplex:FDD) 같은 주파수 대역 및 동작의 다양한 모드에 대하여 잇점이 있다. 설명된 회로 배열, 특히 정수 디바이스에 의해 기준 클록을 분할하고 이 기준 클록을 컨버터단으로 직접 공급하는 설명된 설계를 함으로써, 회로 동작시에 에너지 효율이 매우 높고, 회로를 구현하기 위해 요구되는 칩 공간이 작으며 집적회로상에서 간섭 레벨을 낮게할 수 있다. 부가하여, 컨버터 단은 23또는 지수가 3이 아닌 2의 멱(power)의 클록 보간 또는 클록 감소로 이롭게 동작할 수 있으며, 이렇게 함으로써 컨버터 회로를 용이한 방법으로 구현할 수 있다.
마지막으로, 제 1 및 제 2 보간기(IP1, IP1', IP2 및 IP2')의 모듈 설계는 코드 분할 다중 접속(code division multiple access:CDMA)에 대하여 상이한 국가에서의 확산 신호의 상이한 비트 속도에 회로 배열을 간단히 적용할 수 있게 한다.
수신기의 보간기에 제공되는 하위 보간기는 공지된 다중속도 처리 방법으로 동작할 수 있다.
전술한 수신기는 고주파 또는 중간 주파수의 유용한 대역에서 바람직하지않은 간섭 신호가 상당히 감소되거나 발생하지 않도록 설계된다.
클록 속도가 상대적으로 낮기때문에, 전력 소비가 낮다.
그러나, 이 클록 속도는 A/D 컨버터에서 8의 바람직한 축소인자 및 수신기의 다중 채널을 수신하기에는 충분히 높다.
Claims (9)
- 이동통신용 수신기에 있어서,입력단에서 수신 신호(RX)를 수신하고 출력단에서 제 1 중간 주파수 신호(IF1)를 출력할 수 있는 제 1 믹서(M1),상기 제 1 믹서(M1)에 접속되고 제 1 기준 클록(T1)이 공급되는 제 1 위상 동기 루프(PLL1),상기 제 1 믹서의 출력단에 접속되고 제 1 컨버터 클록(T2)이 공급되는 아날로그/디지털 컨버터(AD),상기 제 1 기준 클록(T1)의 정수배인 기준 클록(RT)을 발생하는 기준 발생기(RG)를 포함하며,상기 제 1 컨버터 클록(T2)은 상기 기준 클록(RT)의 정수배인수신기.
- 제 1 항에 있어서,제 2 믹서(M2)가 제공되어 그 입력단에서 제 2 중간 주파수 신호(IF2)를 공급받고 그 출력단에서 전송 신호(TX)를 공급하고,제 2 위상 동기 루프(PLL2)가 상기 제 2 믹서(M1)에 접속되고 제 2 기준 클록(T3)을 공급받으며,제 2 컨버터 클록(T4)을 공급받는 디지털/아날로그 컨버터(DA)가 상기 제 2 믹서(M2)의 입력단에 접속되고,상기 기준 클록(RT)은 상기 제 2 기준 클록(T3)의 정수배이고, 상기 제 2 컨버터 클록(T4)은 상기 기준 클록(RT)의 정수배인 것을 특징으로 하는수신기
- 제 2 항에 있어서,상기 제 1 기준 클록(T1)은 상기 제 2 기준 클록(T3)과 동일하고, 상기 제 1 컨버터 클록(T2)은 상기 제 2 컨버터 클록(T4)과 동일한 것을 특징으로 하는수신기.
- 제 2 항 또는 제 3 항에 있어서,제 1 디지털 믹서(DM1)가 상기 아날로그/디지털 컨버터(AD)의 하향 스트림으로 연결되고 제 1 보간기(IP1)가 상기 제 1 디지털 믹서(DM1)의 하향 스트림으로 연결되며, 제 2 디지털 믹서(DM2)가 상기 디지털/아날로그 컨버터(DA)의 상향 스트림으로 연결되고 제 2 보간기(IP2)가 상기 제 2 디지털 믹서(DM2)의 상향 스트림으로 연결되는 것을 특징으로 하는수신기.
- 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,상기 아날로그/디지털 컨버터(AD)는 제 1 디지털 필터(DF1)를 구비하고, 상기 디지털/아날로그 컨버터(DA)는 제 2 디지털 필터(DF2)를 구비하는 것을 특징으로 하는수신기.
- 제 2 항 내지 제 5 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 보간기(IP1, IP2) 각각은 직렬로 배열된 복수의 하위보간기(IP11, IP12, IP13, IP21, IP22, IP23)를 구비하는 것을 특징으로 하는수신기.
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 기준 클록(RT)은 13 MHz의 클록 주파수를 갖는 것을 특징으로 하는수신기.
- 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,상기 기준 클록은 40 MHz의 클록 주파수를 갖는 것을 특징으로 하는수신기.
- 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,상기 제 1 및 제 2 컨버터 클록(T2, T4)은 상기 기준 클록(RT)과 동일한 것을 특징으로 하는수신기.
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