KR20030035448A

KR20030035448A - 디지탈 선형화기

Info

Publication number: KR20030035448A
Application number: KR1020010067544A
Authority: KR
Inventors: 문진섭; 류진봉
Original assignee: 엘지전자 주식회사
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-09
Also published as: KR100417413B1

Abstract

본 발명은 디지탈선형화기에 관한 것으로,QPSK 변조시 발생하는 에러값을 디지탈적인 알고리즘으로 정확하게 검출하여 보상하도록 한 것이다. 이를 위하여 본 발명은 디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(Predistorter)와; 상기 전치왜곡기에서 출력되는 I/Q디지탈신호를 입력받아 이를 에러보정신호만큼 미리 보상하여 출력하는 에러보상부와; 상기 전치왜곡기에서 출력되는 I-디지탈신호를 입력받아 I-아나로그신호로 변환하는 제1 디지탈/아날로그변환기와; 상기 전치왜곡기에서 출력되는 Q-디지탈신호를 입력받아 Q-아나로그신호로 변환하는 제2 디지탈/아날로그변환기와; 상기 제1,제2 디지탈/아날로그변환기에서 출력되는 I/Q아나로그신호를 반송파의 주파수로 변조하는 변조부와; 상기 변조부의 출력신호를 입력받아 소정 연산하여 그에 따른 에러보정신호을 출력하는 에러보정신호검출부를 포함하여 구성한다.

Description

디지탈 선형화기{DIGITAL LINEAR APPARATUS}

본 발명은 디지탈 선형화기에 관한 것으로, 특히 대전력증폭기에서 문제가 되는 아날로그 변조 에러를 보상하도록 한 디지탈 선형화기에 관한 것이다.

일반적으로, 대전력증폭기는 고주파신호를 증폭하여 기지국으로부터 공중으로 전달하는 중요한 부분으로, 전체 시스템의 비선형성에 가장 크게 영향을 미치는 부분이다.

이러한 전력증폭기의 비선형 특성을 개선시키는 방법에는 피드 포워드(Feed Forward)방식, 엔벌로프 피드백(Envelope Feedback)방식, 전치왜곡(Predistortion)방식등이 있는데, 이 중에서 성능에 비해 가격이 가장 저렴하고 보다 넓은 대역폭에서도 동작하는 선형화방식인 전치 왜곡 방식이 많이 사용된다.

상기 전치왜곡방식은, 전력증폭기의 비선형 왜곡특성과 반대로 입력신호를 미리 왜곡시켜 대전력증폭기의 입력으로 제공함으로서 선형성을 개선시킨다.

도1은 종래 전치 왜곡방식을 이용한 디지탈선형화기에 대한 구성을 보인 블록도로서, 이에 도시된 바와같이 디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(Predistorter)(1)와; 상기 전치왜곡기(1)에서 출력되는 I-디지탈신호(Id)를 입력받아 I-아나로그신호로 변환하는 제1 디지탈/아날로그변환기(2)와; 상기 전치왜곡기(1)에서 출력되는 Q-디지탈신호(Qd)를 입력받아 Q-아나로그신호로 변환하는 제2 디지탈/아날로그변환기(3)와; 상기 제1,제2 디지탈/아날로그변환기(2),(3)에서 출력되는 I/Q아나로그신호를 반송파의 주파수로 변조하는 변조부(10)와; 국부발진주파수신호의 위상을 '180도' 시프트 시키는 제2 위상시프터 (4)와; 상기 위상시프터(4)의 출력신호와 변조부(10)의 출력신호를 덧셈하는 덧셈기(5)와; 상기 덧셈기(5)의 출력신호를 전력 증폭하는 대전력증폭기(HPA)로 구성된다.

상기 변조부(10)는, 제1 디지털/아날로그변환기(2)에서 출력되는 기저 대역 (baseband)의 I-신호를 국부발진기(LO)에서 출력되는 국부발진주파수신호와 곱셈하는 제1 곱셈기(11)와; 상기 국부발진주파수신호에 대하여 90도 위상차를 가진 Q채널측의 에러를 보상하기 위해 소정값 만큼 위상을 시프트하는 제1 위상시프터(12)와; 상기 제1 위상시프터(12)의 출력신호와 상기 제2 디지털/아날로그변환기(3)에서 출력되는 기저대역의 Q-신호를 곱셈하는 제2 곱셈기(14)와; 상기 제1,제2 곱셈기(11,14)의 출력신호를 합성하여 그에 따른 고주파신호를 출력하는 합성기(13)로 구성되며, 이와같이 구성된 종래장치의 동작을 설명한다.

먼저, 전치왜곡기(1)는 디지털 입력 신호의 레벨을 조절하고, 레벨 조절된 디지털 입력 신호를 대전력 증폭기(HPA)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 I/Q디지탈신호를 출력한다.

그러면, 제1 디지탈/아날로그변환기(2)는, 상기 전치왜곡기(1)에서 출력되는 I-디지탈신호를 입력받아 I-아나로그신호로 변환하여 변조부(10)에 인가하고, 제2 디지탈/아날로그변환기(3)도 상기 전치왜곡기(1)에서 출력되는 Q-디지탈신호를 입력받아 Q-아나로그신호로 변환하여 상기 변조부(10)에 인가한다.

이에 따라, 상기 변조부(10)는 상기 제1,제2 디지탈/아날로그변환기(2),(3)에서 출력되는 I/Q아나로그신호를 입력받아 이를 QPSK변조하여 반송파의 고주파신호로 출력하는데, 이 변조동작을 설명한다.

우선, 제1 곱셈기(11)는 상기 제1 디지털/아날로그 변환기(2)에서 출력되는 기저 대역(baseband)의 I-신호를 국부발진기(LO)에서 출력되는 국부발진주파수신호와 곱셈하여 주파수 상향 변환하고, 제2 곱셈기(14)도 제2 디지탈/아날로그변환기 (3)에서 출력되는 기저대역의 Q-신호와 상기 국부발진주파수에 대하여 90도 위상차를 가진 신호를 곱셈하여 주파수 상향변환하는데, 상기 국부발진주파수에 대하여 90도 위상차를 가진 신호는 제1 위상시프터(12)에서 에러가 보상된다.

이후, 합성기(13)는 상기 제1 곱셈기(11)와 제2 곱셈기(14)의 출력신호를 합성하여 그에 따른 고주파신호를 덧셈기(5)에 인가한다.

이에 따라, 상기 덧셈기(5)는, 제2 위상시프터(4)에서 위상이 180도 반전된 국부발진주파수신호와 상기 변조부(10)의 출력신호를 덧셈하여 출력하고, 대전력증폭기(HPA)는 상기 덧셈기(5)의 출럭신호를 증폭하여 출력한다.

여기서, 상기 변조부(10)의 출력신호는 대전력증폭기(HPA)에 입력되어 증폭됨으로 인하여, 변조시에 발생하는 에러성분과 대전력증폭기(HPA)의 자체 왜곡성분이 부가되어 그 대전력증폭기(HPA)의 출력 특성이 저하되는 문제점이 있다.

이러한 문제점을 해결하기 위하여, 종래에는 아나로그방식을 이용하여 변조에러를 제거하는데, 이러한 경우 위상시프터들의 정확성이 우선되어야 하고, 또한인위적으로 변조에러값을 찾아 보상값을 조정해야 하므로 정밀하게 변조에러를 보상하지 못하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, QPSK 변조시 발생하는 에러값을 디지탈적인 알고리즘으로 정확하게 검출하여 보상하도록 한 디지탈선형화기를 제공함에 그 목적이 있다.

도 1은 종래 전치 왜곡방식을 이용한 디지탈선형화기에 대한 구성을 보인 블록도.

도 2는 본 발명 디지탈선형화기의 구성을 보인 블록도.

도 3은 도2에 있어서, 위상보정신호의 검출을 설명하기 위한 벡터도.

도 4는 도2에 있어서, 에러보상부의 구성을 보인 블록도.

도5는 도2에 있어서, 에러보상부의 구성을 보인 블록도.

도6은 도2에 있어서, 제1,제2 오프셋신호를 검출하는 동작을 보인 흐름도.

도7은 도2에 있어서, 제1,제2 이득보정신호를 검출하는 동작을 보인 흐름도.

도8은 도2에 있어서, 위상보정신호를 검출하는 동작을 보인 흐름도.

*****도면의 주요부분에 대한 부호의 설명*****

1:전치왜곡기2,3:디지탈/아날로그변환기

10:변조부11,12:곱셈기

13:합성부100:에러보상부

200:에러보정신호검출부201:오피앰프

202:다이오드디텍터203:아날로그/디지탈변환기

204:디지탈신호처리부

상기와 같은 목적을 달성하기 위한 본 발명은 디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(Predistorter)와; 상기 전치왜곡기에서 출력되는 I/Q디지탈신호를 입력받아 이를 에러보정신호만큼 미리 보상하여 출력하는 에러보상부와; 상기 전치왜곡기에서 출력되는 I-디지탈신호를 입력받아 I-아나로그신호로 변환하는 제1 디지탈/아날로그변환기와; 상기 전치왜곡기에서 출력되는 Q-디지탈신호를 입력받아 Q-아나로그신호로 변환하는 제2 디지탈/아날로그변환기와; 상기 제1,제2 디지탈/아날로그변환기에서 출력되는 I/Q아나로그신호를 반송파의 주파수로 변조하는 변조부와; 상기 변조부의 출력신호를 입력받아 소정 연산하여 그에 따른 에러보정신호을 출력하는 에러보정신호검출부를 포함하여 구성한 것을 특징으로 한다.

이하, 본 발명에 의한 디지탈 선형화기에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.

도2는 본 발명 디지탈 선형화기에 대한 실시예의 구성을 보인 블록도로서,이에 도시한 바와같이 디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 대전력 증폭기(HPA)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(1)와; 상기 전치왜곡기(1)에서 출력되는 I/Q디지탈신호(Id,Qd)를 입력받아 이를 에러보정신호 만큼 미리 보상하여 출력하는 에러보상부(100)와; 상기 전치왜곡기(1)에서 출력되는 I-디지탈신호(Id)를 입력받아 I-아나로그신호로 변환하는 제1 디지탈/아날로그변환기(2)와; 상기 전치왜곡기(1)에서 출력되는 Q-디지탈신호(Qd)를 입력받아 Q-아나로그신호로 변환하는 제2 디지탈/아날로그변환기(3)와; 상기 제1,제2 디지탈/아날로그변환기(2),(3)에서 출력되는 I/Q아나로그신호를 반송파의 주파수로 변조하는 변조부(10)와; 상기 변조부(10)의 출력신호를 입력받아 소정 연산하여 그에 따른 에러보정신호를 출력하는 에러보정신호검출부(200)와; 상기 변조부(10)의 출력신호를 증폭하는 대전력증폭기(HPA)로 구성한다.

상기 변조부(10)는 제1 디지털/아날로그 변환기(2)에서 출력되는 기저 대역의 I-신호를 국부발진기(LO)에서 출력되는 국부발진주파수신호와 곱셈하는 제1 곱셈기(11)와; 상기 국부발진기(LO)에서 출력되는 90도 위상변환된 국부발진주파수신호와 상기 제2 디지털/아날로그변환기(3)에서 출력되는 기저대역의 Q-신호를 곱셈하는 제2 곱셈기(12)와; 상기 제1,제2 곱셈기(1,2)의 출력신호를 합성하여 그에 따른 고주파신호를 출력하는 합성기(13)로 구성한다.

상기 에러보정신호검출부(200)는, 변조부(10)의 출력신호를 소정 레벨로 증폭하는 오피앰프(201)와; 상기 오피앰프(201)의 출력신호를 DC평균값으로 출력하는 다이오드 디텍터(202)와; 상기 다이오드 디텍터(202)에서 출력되는 DC평균값을 디지탈신호로 변환하는 아날로그/디지탈변환기(203)와; 상기 아나로그/디지탈변환기 (203)의 출력신호를 입력받아 에러값을 측정한후,그 에러값을 보정하기 위한 에러보정신호를 출력하는 디지탈신호처리부(204)로 구성한다.

상기 에러보상부(100)는, 도4에 도시한 바와같이, 전치왜곡된 I-디지탈신호 (Id)를, 제1 이득보정신호(α)에 의해 이득 제어하는 제1 오피앰프 (101)와; 전치왜곡된 Q-디지탈신호(Qd)를, 제2 이득보정신호(β)에 의해 이득제어하는 제2 오피앰프(102)와; 상기 제2 오피앰프(102)의 출력신호를, 제1 위상보정신호(sinφ)에 의해 이득제어하는 제3 오피앰프(103)와; 상기 제2 오피앰프(102)의 출력신호를 제2 위상보정신호(cosφ)에 의해 이득제어하는 제4 오피앰프(105)와; 상기 제1 오피앰프(101)와 제3 오피앰프(103)의 출력신호를 덧셈하는 제1 덧셈기(104)와; 상기 제1 덧셈기(101)의 출력신호와 제1 오프셋신호(C1)를 덧셈하는 제2 덧셈기(106)와; 상기 제4 오피앰프(105)의 출력신호와 제2 오프셋신호(C2)를 덧셈하는 제3 덧셈기 (107)로 구성한다.

도5는 상기 에러보상부(100)의 다른 실시예의 구성을 보인 블록도로서, 전치왜곡된 I-디지탈신호(Id)와 제1 이득보정신호(α)를 곱셈하는 제1 곱셈기(108)와, 전치왜곡된 Q-디지탈신호(Qd)를 제2 이득보정신호(β)와 제1 위상보정신호(sinφ)의 곱한 신호(β×sinφ)와 곱셈하는 제2 곱셈기(109)와; 전치왜곡된 Q-디지탈신호 (Qd)를 제2 이득보정신호(β)와 제2 위상보정신호(cosφ)의 곱한 신호(β×cosφ)와 곱셈하는 제3 곱셈기(110)와; 상기 제1,제2 곱셈기(108),(109)의 출력신호와 제1 오프셋신호(C1)를 덧셈하여 I-채널에 대한 에러를 보상하여 출력하는 제1 덧셈기(111)와; 상기 제3 곱셈기(110)의 출력신호와 제2 오프셋신호(C2)를 덧셈하여 Q-채널에 대한 에러를 보상하여 출력하는 제2 덧셈기(112)로 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.

먼저, 전치왜곡기(1)는, 디지털 입력 신호의 레벨을 조절하고, 그 레벨 조절된 디지털 입력 신호를 대전력 증폭기(HPA)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 I/Q디지탈신호(Id)(Qd)를 에러보상부(100)에서 에러를 보정하여 제1,제2 디지털/아날로그변환기(2),(3)에 인가하는데, 상기 에러보상부(100)의 동작은 후술한다.

그러면, 제1 디지탈/아날로그변환기(2)는, 상기 I-디지탈신호(Id)를 입력받아 I-아나로그신호로 변환하여 변조부(10)에 인가하고, 제2 디지탈/아날로그변환기 (3)도 상기 Q-디지탈신호(Qd)를 입력받아 Q-아나로그신호로 변환하여 상기 변조부 (10)에 인가한다.

이에 따라, 상기 변조부(10)는 상기 제1,제2 디지탈/아날로그변환기(2),(3)에서 출력되는 I/Q아나로그신호를 입력받아 이를 QPSK변조하여 반송파의 고주파신호로 출력한다.

즉, 상기 변조부(10)의 제1 곱셈기(11)는 상기 제1 디지털/아날로그 변환기에서 출력되는 기저 대역(baseband)의 I-신호를 국부발진기(LO)에서 출력되는 국부발진주파수신호와 곱셈하여 주파수 상향 변환한후, 이를 합성기(13)에 인가하고, 상기 변조부(10)의 제2 곱셈기(12)도 제2 디지탈/아날로그변환기(3)에서 출력되는 기저대역의 Q-신호와 상기 국부발진주파수에 대하여 90도 위상차를 가진 신호를 곱셈하여 주파수 상향변환한후, 이를 변조부(10)의 합성기(13)에 인가하며, 이에 의해 상기 변조부(10)의 합성기(13)는 상기 제1 곱셈기(11)와 제2 곱셈기(12)의 출력신호를 합성하여 그에 따른 고주파신호를 대전력증폭기(HPA)에 인가한다.

이때, 에러보정신호검출부(200)는, 상기 변조부(10)의 출력신호를 입력받아 소정 연산하여 그에 따른 에러보정신호를 에러보상부(100)에 인가한다.

즉, 오피앰프(201)는 상기 변조부(10)의 출력신호를 소정 레벨로 증폭하고, 다이오드 디텍터(202)는 상기 오피앰프(201)의 출력신호를 DC평균값으로 아날로그/디지탈변환기(203)에 인가한다.

이에 따라, 상기 아날로그/디지탈변환기(203)는, 상기 다이오드 디텍터(202)에서 출력되는 DC평균값을 디지탈신호로 변환하여 디지탈신호처리부(204)에 인가하고, 이에 따라 디지탈신호처리부(204)는 상기 아나로그/디지탈변환기(203)의 출력신호를 입력받아 에러값을 측정한후,그 에러값을 보정하기 위한 에러보정신호를 에러보상부(100)에 인가한다.

이때, 상기 에러보정신호는 I/Q채널신호의 에러를 보정하기 위한 제1,제2 이득보정신호(α),(β)와, I/Q채널신호의 직류오프셋을 보정하기 위한 제1,제2 오프셋신호(C1,C2)와, I/Q채널신호의 위상 에러를 보정하기 위한 위상보정신호(φ)로 이루어진다.

상기 제1 오프셋신호(C1)는, 도6의 흐름도와 같이. Q채널의 오프셋신호(Cq)를 고정시킨후, I채널의 오프셋신호(Ci)를 가변시키면서 다이오드 디텍터(202)의 출력신호를 검출하여 그 출력신호가 최소가 되는 시점의 I채널 오프셋신호(Ci)로결정한다.

상기 제2 오프셋신호(C2)는, 도6의 흐름도와 같이, I채널의 오프셋신호(Ci)를 고정시킨후, Q채널의 오프셋신호(Cq)를 가변시키면서 다이오드 디텍터(202)의 출력신호를 검출하여 그 출력신호가 최소가 되는 시점의 Q채널 오프셋신호(Cq)로 결정한다.

상기 제1,제2 이득보정신호(α),(β)는, 도7의 흐름도와 같이, I채널신호를 소정값 'A', Q채널신호를'0'으로 고정시킨 상태에서 검출되는 다이오드 디텍터(202)의 제1 출력신호와 Q채널신호를 소정값 'A', I채널신호를 '0'으로 고정시킨 상태에서 검출되는 다이오드 디텍터(202)의 제2 출력신호를 검출한후,그 제1 출력신호를 제2 출력신호로 나눈값이 대략 '1'이 되도록 가변하여 결정되는데, 제1 출력신호를 제2 출력신호로 나눈값이 '1'보다 큰 경우, 제2 이득정보신호(β)를 '1'로 고정시킨 상태에서 제1 이득정보신호(α)를 '1'보다 작은 값으로 가변하여 결정하고, 제1 출력신호가 제2 출력신호로 나눈값이 '1'보다 작은 경우, 제1 이득정보신호(α)를 '1'로 고정시킨 상태에서 제2 이득정보신호(β)를 '1'보다 작은 값으로 가변하여 결정한다.

상기 위상보정신호(φ)는, 도3의 벡터도를 참조하여 설명하면, 도8의 흐름도와 같이, I채널신호를 소정값 벡터'A', Q채널신호를 소정값 벡터 'A'로 고정시킨 상태에서 검출되는 다이오드 디텍터(202)의 제1 출력신호와, I채널신호를 소정값 벡터'-A', Q채널신호를 소정값 벡터'A'로 고정시킨 상태에서 검출되는 다이오드 디텍터(202)의 제2 출력신호를 검출한후, 그 제1,제2 출력신호에 대한 크기비()를하기의 수학식에 대입하여 연산함으로써 결정한다.

[수학식]

이때, 상기 크기비()는, 소정값 벡터'A'의 각도가 90도 보다 작으면 제1 출력신호를 제2 출력신호로 나눈 값으로 검출하고, 소정값 벡터'A'의 각도가 90도 보다 크면 제2 출력신호를 제1 출력신호로 나누어서 검출한다.

여기서, 상기 에러보상부(100)는, 상기 에러보정신호를 입력받아 그에 따라 에러를 보상하여 출력하는데, 이를 도4를 참조하여 상세히 설명한다.

우선, 제1 오피앰프(101)는, 전치왜곡된 I-디지탈신호를 보상하기 위하여, 제1 이득보정신호(α)에 의해 이득 제어하여 출력하고, 제2 오피앰프(102)는 전치왜곡된 Q-디지탈신호(Qd)를 보상하기 위하여, 제2 이득보정신호(β)에 의해 이득제어하여 출력한다.

그리고, I/Q채널의 위상을 보정하기 위하여, 제3 오피앰프(103)는, 상기 제2 오피앰프(102)의 출력신호를, 제1 위상보정신호(sinφ)에 의해 이득제어하여 출력하고, 제4 오피앰프(105)는 상기 제2 오피앰프(102)의 출력신호를 제2 위상보정신호 (cosφ)에 의해 이득제어하여 출력한다.

이후, 제1 덧셈기(104)는 상기 제1 오피앰프(101)와 제3 오피앰프(103)의 출력신호를 덧셈하여 출력하고, 제2 덧셈기(106)는 상기 제1 덧셈기(104)의 출력신호와 제1 오프셋신호(C1)를 덧셈하여 I채널에 대한 에러를 보상하여 출력하며, 제3덧셈기(107)는 상기 제4 오피앰프(105)의 출력신호와 제2 오프셋신호(C2)를 덧셈하여 Q채널에 대한 에러를 보상하여 출력한다.

상기 도4의 보상회로를 수학식으로 유도하여 표현하면 아래와 같다.

[수학식]

여기서, 도5는 상기 에러보상부(100)의 다른 실시예의 구성을 보인 개략도로서, 제1 곱셈기(108)는 전치왜곡된 I-디지탈신호(Id)와 제1 이득보정신호(α)를 곱셈하여 출력하고, 제2 곱셈기(109)는 전치왜곡된 Q-디지탈신호(Qd)를 제2 이득보정신호(β)와 제1 위상보정신호(sinφ)의 곱한 신호와 곱셈하여 출력하는데, 상기 제2 이득보정신호(β)와 제1 위상보정신호(sinΦ)를 곱합 신호는 디지탈신호처리부(204)에서 처리되어 출력된다.

그리고, 제3 곱셈기(110)는 전치왜곡된 Q-디지탈신호(Qd)를 제2 이득보정신호 (β)와 제2 위상보정신호(cosΦ)의 곱한 신호와 곱셈하여 출력하고, 제1 덧셈기 (111)는 상기 제1,제2 곱셈기(108),(109)의 출력신호와 제1 오프셋신호 (C1)를 덧셈하여 I-채널에 대한 에러를 보상하여 출력하며, 제2 덧셈기(112)는 상기 제3 곱셈기(110)의 출력신호와 제2 오프셋신호(C2)를 덧셈하여 Q-채널에 대한 에러를 보상하여 출력한다.

상기 발명의 상세한 설명에서 행해진 구체적인 실시 양태 또는 실시예는 어디까지나 본 발명의 기술 내용을 명확하게 하기 위한 것으로 이러한 구체적 실시예에 한정해서 협의로 해석해서는 안되며, 본 발명의 정신과 다음에 기재된 특허 청구의 범위내에서 여러가지 변경 실시가 가능한 것이다.

이상에서 상세히 설명한 바와같이 본 발명은, QPSK 변조시 발생하는 에러값을 디지탈적인 알고리즘을 사용하여 정확하게 검출하는 효과가 있고, 또한 보상회로를 QPSK 변조부 전단에 구비함으로써 임의의 QPSK변조부와의 연동을 용이하게함과 아울러 그 QPSK변조부의 에러를 용이하게 검출하는 효과가 있다.

Claims

디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(Predistorter)와; 상기 전치왜곡기에서 출력되는 I/Q디지탈신호를 입력받아 이를 에러보정신호만큼 미리 보상하여 출력하는 에러보상부와; 상기 전치왜곡기에서 출력되는 I-디지탈신호를 입력받아 I-아나로그신호로 변환하는 제1 디지탈/아날로그변환기와; 상기 전치왜곡기에서 출력되는 Q-디지탈신호를 입력받아 Q-아나로그신호로 변환하는 제2 디지탈/아날로그변환기와; 상기 제1,제2 디지탈/아날로그변환기에서 출력되는 I/Q아나로그신호를 반송파의 주파수로 변조하는 변조부와; 상기 변조부의 출력신호를 입력받아 소정 연산하여 그에 따른 에러보정신호을 출력하는 에러보정신호검출부를 포함하는 것을 특징으로 하는 디지탈 선형화기.
제1 항에 있어서, 상기 에러보정신호검출부는, 변조부의 출력신호를 소정 레벨로 증폭하는 오피앰프와; 상기 오피앰프의 출력신호를 DC평균값으로 출력하는 다이오드 디텍터와; 상기 다이오드 디텍터에서 출력되는 DC평균값을 디지탈신호로 변환하는 아날로그/디지탈변환기와; 상기 아나로그/디지탈변환기의 출력신호를 입력받아 에러값을 측정한후,그 에러값을 보정하기 위한 에러보정신호를 출력하는 디지탈신호처리부로 구성한 것을 특징으로 하는 디지탈 선형화기.
제1 항 또는 제2 항에 있어서, 에러보정신호는, I/Q채널신호의 에러를 보정하기 위한 제1,제2 이득보정신호와, I/Q채널신호의 직류오프셋을 보정하기 위한 제1,제2 오프셋신호와, I/Q채널신호의 위상 에러를 보정하기 위한 위상보정신호로 이루어진 것을 특징으로 하는 디지탈 선형화기.
제3 항에 있어서,제1 오프셋신호는, Q채널의 오프셋신호를 고정시킨후, I채널의 오프셋신호를 가변시키면서 다이오드 디텍터의 출력신호를 검출하여 그 출력신호가 최소가 되는 시점의 I채널 오프셋신호로 결정하는 것을 특징으로 하는 디지탈 선형화기.
제3 항에 있어서, 제2 오프셋신호는, I채널의 오프셋신호를 고정시킨후, Q채널의 오프셋신호를 가변시키면서 다이오드 디텍터의 출력신호를 검출하여 그 출력신호가 최소가 되는 시점의 Q채널 오프셋신호로 결정하는 것을 특징으로 하는 디지탈 선형화기.
제2 항에 있어서, 제1,제2 이득보정신호는, I채널신호를 소정값'A', Q채널신호를'0'으로 고정시킨 상태에서 검출되는 다이오드 디텍터의 제1 출력신호와 Q채널신호를 소정값 'A', I채널신호를 '0'으로 고정시킨 상태에서 검출되는 다이오드 디텍터의 제2 출력신호를 검출한후,그 제1 출력신호를 제2 출력신호로 나눈값이 대략 '1'이 되도록 가변하여 결정되는 것을 특징으로 하는 디지탈 선형화기.
제4 항에 있어서, 제1 출력신호를 제2 출력신호로 나눈값이 '1'보다 큰 경우, 제2 이득정보신호를 '1'로 고정시킨 상태에서 제1 이득정보를 '1'보다 작은 값으로 가변하여 결정하고, 제1 출력신호가 제2 출력신호로 나눈값이 '1'보다 작은 경우, 제1 이득정보신호를 '1'로 고정시킨 상태에서 제2 이득정보를 '1'보다 작은 값으로 가변하여 결정하는 것을 특징으로 하는 디지탈 선형화기.
제2 항에 있어서, 위상보정신호는, I채널신호를 소정값 벡터'A', Q채널신호를 소정값 벡터 'A'로 고정시킨 상태에서 검출되는 다이오드 디텍터의 제1 출력신호와, I채널신호를 소정값 벡터'-A', Q채널신호를 소정값 벡터'A'로 고정시킨 상태에서 검출되는 다이오드 디텍터의 제2 출력신호를 검출한후, 그 제1,제2 출력신호에 대한 크기비()로 소정 연산하여 결정하는 것을 특징으로 하는 디지탈 선형화기.
제8 항에 있어서, 크기비()는, 소정값 벡터'A'의 각도가 90도 보다 작으면 제1 출력신호를 제2 출력신호로 나눈 값으로 검출하고, 소정값 벡터'A'의 각도가 90도 보다 크면 제2 출력신호를 제1 출력신호로 나누어서 검출하는 것을 특징으로 하는 디지탈 선형화기.
제8 항에 있어서, 위상보정신호는, 하기의 수학식으로 구현하는 것을 특징으로 하는 디지탈 선형화기.

[수학식]
제1 항에 있어서, 에러보상부는, 전치왜곡된 I-디지탈신호를, 제1 이득보정신호에 의해 이득 제어하는 제1 오피앰프와; 전치왜곡된 Q-디지탈신호를, 제2 이득보정신호에 의해 이득제어하는 제2 오피앰프와; 상기 제2 오피앰프의 출력신호를, 제1 위상보정신호에 의해 이득제어하는 제3 오피앰프와; 상기 제2 오피앰프의 출력신호를 제2 위상보정신호에 의해 이득제어하는 제4 오피앰프와; 상기 제1 오피앰프와 제3 오피앰프의 출력신호를 덧셈하는 제1 덧셈기와; 상기 제1 덧셈기의 출력신호와 제1 오프셋신호를 덧셈하는 제2 덧셈기와; 상기 제4 오피앰프의 출력신호와 제2 오프셋신호를 덧셈하는 제3 덧셈기로 구성한 것을 특징으로 하는 디지탈 선형화기.
제1 항에 있어서, 전치왜곡된 I-디지탈신호와 제1 이득보정신호를 곱셈하는 제1 곱셈기와, 전치왜곡된 Q-디지탈신호를 제2 이득보정신호와 제1 위상보정신호의 곱한 신호와 곱셈하는 제2 곱셈기와; 전치왜곡된 Q-디지탈신호를 제2 이득보정신호와 제2 위상보정신호의 곱한 신호와 곱셈하는 제3 곱셈기와; 상기 제1,제2 곱셈기의 출력신호와 제1 오프셋신호를 덧셈하여 I-채널에 대한 에러를 보상하여 출력하는 제1 덧셈기와; 상기 제3 곱셈기의 출력신호와 제2 오프셋신호를 덧셈하여 Q-채널에 대한 에러를 보상하여 출력하는 제2 덧셈기로 구성한 것을 특징으로 하는 디지탈선형화기.