KR20030035218A - array panel for liquid crystal display devices and manufacturing method of the same - Google Patents

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Abstract

PURPOSE: An array substrate for a liquid crystal display device and a method for manufacturing the same are provided to manufacture the array substrate with four pieces of masks while preventing a device from being impaired by static electricity by forming shorting bars, thereby reducing the manufacturing process and the cost. CONSTITUTION: A conductive material is deposited on an insulating substrate(310) and is patterned by using a first mask to form a first data shorting bar. A gate insulating layer(330) is formed by depositing a silicon nitride layer. An amorphous silicon layer, a silicon layer dopped with impurities, a metal layer are deposited on the gate insulating layer in order, and a photosensitive layer is applied. The photosensitive layer is exposed by using a second mask to form photosensitive patterns. The lower layers are etched to form a third data shorting bar, data lines, data pads, second shorting bar patterns(366), impurity semiconductor layers, a second shorting bar, semiconductor patterns, first shorting bar patterns(346). A passivation layer(370) is formed and is patterned by a third mask to form first and third contact holes. The passivation layer and the second shorting bar patterns are patterned to form cut parts(372). An indium-tin-oxide is deposited and is patterned by a fourth mask to form first and second auxiliary patterns.

Description

액정 표시 장치용 어레이 기판 및 그의 제조 방법{array panel for liquid crystal display devices and manufacturing method of the same}Array substrate for liquid crystal display device and manufacturing method therefor {array panel for liquid crystal display devices and manufacturing method of the same}

본 발명은 액정 표시 장치 및 그의 제조 방법에 관한 것으로서, 더욱 상세하게는 단락 배선을 가지는 액정 표시 장치용 어레이 기판 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a manufacturing method thereof, and more particularly, to an array substrate for a liquid crystal display device having a short circuit and a manufacturing method thereof.

최근 정보화 사회로 시대가 급발전함에 따라 박형화, 경량화, 저 소비전력화 등의 우수한 특성을 가지는 평판 표시 장치(flat panel display)의 필요성이 대두되었는데, 이 중 액정 표시 장치(liquid crystal display)가 해상도, 컬러표시, 화질 등에서 우수하여 노트북이나 데스크탑 모니터에 활발하게 적용되고 있다.Recently, with the rapid development of the information society, there is a need for a flat panel display having excellent characteristics such as thinning, light weight, and low power consumption, among which a liquid crystal display has a resolution, It is excellent in color display and image quality, and is actively applied to notebooks and desktop monitors.

일반적으로, 액정 표시 장치는 전계 생성 전극이 각각 형성되어 있는 두 기판을 두 전극이 형성되어 있는 면이 마주 대하도록 배치하고 두 기판 사이에 액정 물질을 주입한 다음, 두 전극에 전압을 인가하여 생성되는 전기장에 의해 액정 분자를 움직이게 함으로써, 이에 따라 달라지는 빛의 투과율에 의해 화상을 표현하는장치이다.In general, a liquid crystal display device is formed by arranging two substrates on which electric field generating electrodes are formed so that the surfaces on which the two electrodes are formed face each other, injecting a liquid crystal material between the two substrates, and then applying a voltage to the two electrodes. By moving the liquid crystal molecules by the electric field is a device that represents the image by the transmittance of light that changes accordingly.

액정 표시 장치는 다양한 형태로 이루어질 수 있는데, 현재 박막 트랜지스터와 박막 트랜지스터에 연결된 화소 전극이 행렬 방식으로 배열된 능동 행렬 액정 표시 장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현 능력이 우수하여 가장 주목받고 있다.Liquid crystal displays may be formed in various forms. Currently, an active matrix LCD (AM-LCD) having a thin film transistor and pixel electrodes connected to the thin film transistors arranged in a matrix manner has excellent resolution and video performance. It is most noticed.

이러한 액정 표시 장치는 하부 기판에 화소 전극이 형성되어 있고 상부 기판에 공통 전극이 형성되어 있는 구조로, 두 전극 사이에 걸리는 기판에 수직한 방향의 전기장에 의해 액정 분자를 구동하는 방식이다. 이는, 투과율과 개구율 등의 특성이 우수하다.The liquid crystal display device has a structure in which a pixel electrode is formed on a lower substrate and a common electrode is formed on an upper substrate, and the liquid crystal molecules are driven by an electric field in a direction perpendicular to the substrate between the two electrodes. This is excellent in characteristics such as transmittance and aperture ratio.

이하, 첨부한 도면을 참조하여 일반적인 액정 표시 장치의 구조에 대하여 설명한다.Hereinafter, a structure of a general liquid crystal display device will be described with reference to the accompanying drawings.

도 1은 일반적인 액정 표시 장치에 대한 단면도이다.1 is a cross-sectional view of a general liquid crystal display.

도 1에 도시한 바와 같이, 액정 표시 장치는 화상이 표현되는 제 1 영역(A)과 제 1 영역(A)에 신호를 인가하기 위해 구동 회로와 연결되는 패드(도시하지 않음)가 위치하는 제 2 영역(B)으로 나누어진다.As shown in FIG. 1, the liquid crystal display includes a first area A in which an image is represented and a pad (not shown) connected to a driving circuit for applying a signal to the first area A is located. It is divided into two areas (B).

제 1 영역(A)에서 하부의 어레이 기판은 투명한 제 1 기판(10) 위에 금속과 같은 도전 물질로 이루어진 게이트 전극(11)이 형성되어 있고, 그 위에 실리콘 질화막(SiNx)이나 실리콘 산화막(SiO2)으로 이루어진 게이트 절연막(12)이 게이트 전극(11)을 덮고 있다. 게이트 전극(11) 상부의 게이트 절연막(12) 위에는 비정질 실리콘으로 이루어진 액티브층(13)이 형성되어 있으며, 그 위에 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(14)이 형성되어 있다.In the lower region of the first region A, a gate electrode 11 made of a conductive material such as a metal is formed on the transparent first substrate 10, and a silicon nitride film SiN x or a silicon oxide film SiO is formed thereon. The gate insulating film 12 made of 2 ) covers the gate electrode 11. An active layer 13 made of amorphous silicon is formed on the gate insulating layer 12 on the gate electrode 11, and an ohmic contact layer 14 made of amorphous silicon doped with impurities is formed thereon.

오믹 콘택층(14) 상부에는 금속과 같은 도전 물질로 이루어진 소스 및 드레인 전극(15a, 15b)이 형성되어 있는데, 소스 및 드레인 전극(15a, 15b)은 게이트 전극(11)과 함께 박막 트랜지스터(T)를 이룬다.Source and drain electrodes 15a and 15b formed of a conductive material such as a metal are formed on the ohmic contact layer 14, and the source and drain electrodes 15a and 15b are formed together with the gate electrode 11. ).

도시하지 않았지만, 게이트 전극(11)은 게이트 배선과 연결되어 있고, 소스 전극(15a)은 데이터 배선과 연결되어 있으며, 게이트 배선과 데이터 배선은 서로 직교하여 화소 영역을 정의한다.Although not shown, the gate electrode 11 is connected to the gate wiring, the source electrode 15a is connected to the data wiring, and the gate wiring and the data wiring are orthogonal to each other to define the pixel region.

다음, 소스 및 드레인 전극(15a, 15b) 위에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호층(16)이 형성되어 있으며, 보호층(16)은 드레인 전극(15b)을 드러내는 콘택홀(16c)을 가진다.Next, a protective layer 16 made of a silicon nitride film, a silicon oxide film, or an organic insulating film is formed on the source and drain electrodes 15a and 15b, and the protective layer 16 is a contact hole 16c exposing the drain electrode 15b. Has

보호층(16) 상부의 화소 영역에는 투명 도전 물질로 이루어진 화소 전극(17)이 형성되어 있고, 화소 전극(17)은 콘택홀(16c)을 통해 드레인 전극(15b)과 연결되어 있다.A pixel electrode 17 made of a transparent conductive material is formed in the pixel area above the passivation layer 16, and the pixel electrode 17 is connected to the drain electrode 15b through the contact hole 16c.

다음, 제 1 기판(10) 상부에는 제 1 기판(10)과 일정 간격을 가지고 이격되어 있으며 투명한 제 2 기판(20)이 배치되어 있고, 제 2 기판(20)의 안쪽면에는 블랙 매트릭스(21)가 박막 트랜지스터(T)와 대응되는 위치에 형성되어 있는데, 도시하지 않았지만 블랙 매트릭스(21)는 화소 전극(17) 이외의 부분도 덮고 있다. 블랙 매트릭스(21) 하부에는 컬러필터(22)가 형성되어 있는데, 컬러필터(22)는 적, 녹, 청의 색이 순차적으로 반복되어 있으며, 하나의 색이 하나의 화소 영역에 대응된다. 컬러필터(22) 하부에는 투명한 도전 물질로 이루어진 공통 전극(23)이 형성되어 있다.Next, the second substrate 20 is spaced apart from the first substrate 10 at regular intervals and disposed on the first substrate 10, and the black matrix 21 is disposed on the inner surface of the second substrate 20. ) Is formed at a position corresponding to the thin film transistor T, although not shown, the black matrix 21 covers portions other than the pixel electrode 17. The color filter 22 is formed under the black matrix 21. The color filter 22 sequentially repeats red, green, and blue colors, and one color corresponds to one pixel area. The common electrode 23 made of a transparent conductive material is formed under the color filter 22.

그리고, 두 기판(10, 20) 사이에는 액정(30)이 주입되어 있다.The liquid crystal 30 is injected between the two substrates 10 and 20.

여기서, 제 1 기판(10) 상의 게이트 절연막(12)과 보호층(16) 및 제 2 기판(20)의 공통 전극(23)은 제 2 영역(B)까지 연장되어 있고, 제 2 영역(B)의 제 1 기판(10)과 제 2 기판(20) 사이에는 액정 주입을 위한 갭을 형성하고 주입된 액정의 누설을 방지하는 씰 패턴(seal pattern)(40)이 형성되어 있다.Here, the common insulating film 23 of the gate insulating film 12, the protective layer 16, and the second substrate 20 on the first substrate 10 extends to the second region B, and the second region B A seal pattern 40 is formed between the first substrate 10 and the second substrate 20 of FIG. 7 to form a gap for injecting the liquid crystal and prevent leakage of the injected liquid crystal.

이와 같은 액정 표시 장치에서 하부의 어레이 기판은 박막을 형성하고 사진 식각하는 공정을 여러 번 반복함으로써 이루어지는데, 일반적으로 액정 표시 장치의 기판은 투명한 유리 기판을 사용하므로 공정 중에 정전기가 발생하여 기판 및 기판 상부의 패턴에 국소적으로 존재하게 된다. 이러한 정전기는 전하량은 매우 작지만 국소적으로 존재하기 때문에 그 전압은 매우 높아, 박막 트랜지스터와 같은 소자가 손상되는 문제가 발생한다.In such a liquid crystal display device, the lower array substrate is formed by repeating a process of forming a thin film and photo-etching a plurality of times. In general, since the substrate of the liquid crystal display device uses a transparent glass substrate, static electricity is generated during the process, so that the substrate and the substrate It is present locally in the upper pattern. Since the static electricity is very small but locally present, the voltage is very high, which causes a problem of damaging a device such as a thin film transistor.

따라서, 제 2 영역(B)에 각각의 패드와 연결되는 단락 배선(shorting bar)을 형성하여, 배선이 등전위를 이루도록 함으로써 소자의 파괴를 방지할 수 있다.Therefore, by forming a shorting bar connected to the respective pads in the second region B so that the wires are equipotential, it is possible to prevent the destruction of the device.

종래의 단락 배선에 대한 일례를 도 2 내지 도 4에 도시하였는데, 도 2는 종래의 데이터 단락 배선 부분에 대한 평면도이고, 도 3 및 도 4는 각각 도 2에서 Ⅲ-Ⅲ선 및 Ⅳ-Ⅳ선을 따라 자른 단면도이다.2 to 4 show examples of the conventional short-circuit wiring, where FIG. 2 is a plan view of a conventional data short-circuit wiring portion, and FIGS. 3 and 4 are lines III-III and IV-IV in FIG. 2, respectively. The cross section is cut along the side.

도시한 바와 같이, 기판(50) 위에 게이트 전극(도 1의 11)과 같은 물질로 제 1 단락 배선(51, 52)이 형성되어 있는데, 제 1 단락 배선(51, 52)은 가로 방향으로연장된 제 1 부분(51)과 세로 방향으로 연장되고 일끝단이 제 1 부분(51)에 연결되어 있는 제 2 부분(52)으로 이루어진다. 제 1 단락 배선(51, 52) 상부에는 게이트 절연막(53)이 형성되어 있으며, 그 위에 비정질 실리콘으로 이루어지고 제 1 단락 배선의 제 1 부분(51)과 이격되어 가로 방향으로 연장된 제 2 단락 배선(54)과 단락 패턴(55), 그리고 패드 패턴(56)이 형성되어 있다.As shown, the first short wirings 51 and 52 are formed on the substrate 50 with the same material as that of the gate electrode (11 in FIG. 1), and the first short wirings 51 and 52 extend in the horizontal direction. The first portion 51 and the second portion 52 extending in the longitudinal direction and one end connected to the first portion 51. A gate insulating film 53 is formed on the first short wirings 51 and 52, and a second short circuit formed of amorphous silicon and extending in the horizontal direction spaced apart from the first portion 51 of the first short wiring. The wiring 54, the short circuit pattern 55, and the pad pattern 56 are formed.

다음, 그 위에 가로 방향으로 연장되어 제 2 단락 배선(54)과 중첩하는 제 3 단락 배선(58)과 세로 방향으로 연장되어 있는 데이터 배선(59a, 59b)이 형성되어 있으며, 데이터 배선(59a, 59b)의 일끝단에는 데이터 패드(60a, 60b)가 위치한다. 여기서, 홀수번째 데이터 배선(59a)의 타끝단은 제 3 단락 배선(58)과 연결되어 있다. 또한, 홀수번째 데이터 배선(59a)과 짝수번째 데이터 배선(59b) 사이에는 단락 패턴(55)이 형성되어 있다.Next, the third short circuit wire 58 extending in the horizontal direction and overlapping the second short circuit wire 54 and the data wires 59a and 59b extending in the vertical direction are formed. At one end of 59b), data pads 60a and 60b are located. Here, the other end of the odd-numbered data line 59a is connected to the third short-circuit line 58. The short circuit pattern 55 is formed between the odd data line 59a and the even data line 59b.

한편, 제 2 단락 배선(54)과 제 3 단락 배선(58) 사이에는 불순물이 도핑된 비정질 실리콘으로 이루어진 제 1 불순물층(57a)이 형성되어 있으며, 단락 패턴(55)과 데이터 배선(59a, 59b)이 중첩하는 부분의 사이에는 제 2 불순물층(57b)이, 그리고 패드 패턴(56)과 데이터 패드(60a, 60b) 사이에는 제 3 불순물층(57c)이 형성되어 있다.Meanwhile, a first impurity layer 57a made of amorphous silicon doped with impurities is formed between the second short wiring 54 and the third short wiring 58, and the short pattern 55 and the data wiring 59a, The second impurity layer 57b is formed between the portions where 59b) overlaps, and the third impurity layer 57c is formed between the pad pattern 56 and the data pads 60a and 60b.

다음, 제 3 단락 배선(58)과 데이터 배선(59a, 59b) 및 데이터 패드(60a, 60b) 위에는 보호층(61)이 형성되어 있고, 보호층(61)은 제 1 단락 배선의 제 2 부분(52) 타끝단을 드러내는 다수의 제 1 콘택홀(61a)과 데이터 패드(60a, 60b)를 드러내는 제 2 콘택홀(61c)을 가진다. 또한, 보호층(61)은 단락 패턴(55)을 절단하는절단부(61b)를 가지며, 이때 하부의 게이트 절연막(53)도 일부 제거된다.Next, a protective layer 61 is formed on the third short circuit wiring 58, the data wirings 59a and 59b, and the data pads 60a and 60b, and the protective layer 61 is the second portion of the first short circuit wiring. (52) It has a plurality of first contact holes 61a exposing the other end and second contact holes 61c exposing the data pads 60a, 60b. In addition, the protective layer 61 has a cutting portion 61b for cutting the short circuit pattern 55, and at this time, a portion of the lower gate insulating layer 53 is also removed.

보호층(61) 상부에는 화소 전극(도 1의 17)과 같은 물질로 이루어지고 가로 방향으로 연장되어 제 1 단락 배선(51)과 중첩하는 제 1 보조 패턴(62), 그리고 세로 방향으로 연장되고 데이터 배선(59a, 59b) 및 데이터 패드(60a, 60b)와 중첩하는 제 2 보조 패턴(63a, 63b)이 형성되어 제 2 콘택홀(61c)을 통해 데이터 패드(60a, 60b)와 연결되어 있다. 여기서, 짝수번째 제 2 보조 패턴(63b)은 제 1 단락 배선의 제 2 부분(52) 타끝단과도 일부 중첩하며, 제 1 콘택홀(61a)을 통해 연결되어 있다.The first auxiliary pattern 62 made of the same material as the pixel electrode 17 of FIG. 1 and extending in the horizontal direction and overlapping the first short circuit line 51 on the protective layer 61, and extending in the vertical direction. Second auxiliary patterns 63a and 63b overlapping the data wires 59a and 59b and the data pads 60a and 60b are formed and connected to the data pads 60a and 60b through the second contact holes 61c. . Here, the even-numbered second auxiliary pattern 63b partially overlaps with the other end of the second portion 52 of the first short-circuit wiring and is connected through the first contact hole 61a.

이와 같이 제 1 내지 제 3 단락 배선(51, 52, 54, 58)을 형성하고 단락 패턴(55)을 통해 데이터 배선(59a, 59b)을 연결하여 공정을 진행한 후, 전기적인 검사를 실시하기 위해 단락 패턴(55)을 절단하여 데이터 배선(59a, 59b)이 홀수번째와 짝수번째로 나뉘어 연결되도록 한다. 따라서, 공정 중 발생하는 정전기를 방지하면서 어레이 기판의 불량을 검출할 수 있다.In this way, the first to third short circuit lines 51, 52, 54, and 58 are formed, and the data lines 59a and 59b are connected through the short circuit pattern 55 to perform a process, and then electrical inspection is performed. The short circuit pattern 55 is cut so that the data lines 59a and 59b are divided into odd and even numbers. Therefore, it is possible to detect a failure of the array substrate while preventing static electricity generated during the process.

이러한 단락 배선(51, 52, 54, 58)은 전기적인 검사를 실시한 후 절단된다.These short-circuit wirings 51, 52, 54, and 58 are cut after performing electrical inspection.

그런데, 앞서 언급한 바와 같이 액정 표시 장치의 어레이 기판은 박막을 형성하고 사진 식각하는 공정을 반복함으로써 이루어진다. 사진 식각 공정은 세정, 감광막 도포, 노광 및 현상, 식각 등 여러 공정을 수반하고 있기 때문에, 사진 식각 공정을 한번만 단축해도 제조 시간이 상당히 많이 줄어들고 제조 비용이 감소된다. 일반적으로 사진 식각 공정에 이용되는 마스크 수가 공정수를 대표하는데, 최근 4장의 마스크를 이용하여 어레이 기판을 제조하는 방법이 연구 및 개발되고 있다.However, as mentioned above, the array substrate of the liquid crystal display device is formed by repeating the process of forming a thin film and photolithography. Since the photolithography process involves various processes such as cleaning, photoresist coating, exposure and development, and etching, shortening the photolithography process once significantly reduces manufacturing time and reduces manufacturing costs. In general, the number of masks used in the photolithography process represents the number of processes, and a method of manufacturing an array substrate using four masks has recently been researched and developed.

이와 같이, 4장의 마스크를 이용하여 어레이 기판을 제조했을 때의 데이터 단락 배선 부분을 도 5 내지 도 7에 도시하였다. 도 5는 데이터 단락 배선 부분에 대한 평면도이고, 도 6 및 도 7은 도 5에서 Ⅵ-Ⅵ선 및 Ⅶ-Ⅶ선을 따라 자른 단면도이다. 이때, 박막 트랜지스터의 액티브층과 소스 및 드레인 전극은 하나의 사진 식각 공정에서 형성되므로, 액티브층은 소스 및 드레인 전극 사이를 제외하고 소스 및 드레인 전극과 동일한 모양을 가진다.Thus, the data short-circuit wiring part at the time of manufacturing an array board | substrate using four masks is shown in FIGS. 5 is a plan view of a data short-circuit wiring part, and FIGS. 6 and 7 are cross-sectional views taken along the VI-VI line and the VIII-VIII line in FIG. 5. In this case, since the active layer and the source and drain electrodes of the thin film transistor are formed in one photolithography process, the active layer has the same shape as the source and drain electrodes except between the source and drain electrodes.

도시한 바와 같이, 기판(70) 위에 게이트 전극(도 1의 11)과 같은 물질로 가로 방향의 제 1 부분(71)과 세로 방향의 제 2 부분(72)으로 이루어진 제 1 단락 배선(71, 72)이 형성되어 있다. 제 1 단락 배선(71, 72) 상부에는 게이트 절연막(73)이 형성되어 있으며, 그 위에 비정질 실리콘으로 이루어지고 제 1 단락 배선의 제 1 부분(71)과 이격되어 가로 방향으로 연장된 제 2 단락 배선(74c)과 세로 방향으로 연장된 반도체 패턴(76c, 78c), 그리고 반도체 패턴(76c)을 연결하는 제 1 단락 패턴(79c)이 형성되어 있다.As illustrated, the first short-circuit wiring 71 formed of the same material as the gate electrode 11 of FIG. 1 and formed of the first portion 71 in the horizontal direction and the second portion 72 in the vertical direction is formed on the substrate 70. 72) is formed. A gate insulating film 73 is formed on the first short wirings 71 and 72, and a second short circuit formed of amorphous silicon and spaced apart from the first portion 71 of the first short wiring is extended in the horizontal direction. The semiconductor patterns 76c and 78c extending in the longitudinal direction, and the first short circuit pattern 79c connecting the semiconductor pattern 76c are formed.

다음, 그 위에 가로 방향으로 연장되어 제 2 단락 배선(74c)과 중첩하는 제 3 단락 배선(74a)과 세로 방향으로 연장되어 있는 데이터 배선(75a, 76a)이 형성되어 있으며, 데이터 배선(75a, 76a)의 일끝단에는 데이터 패드(77a, 78a)가 위치한다. 여기서, 홀수번째 데이터 배선(75a)의 타끝단은 제 3 단락 배선(74a)과 연결되어 있고, 짝수번째 데이터 배선(76a)은 제 1 단락 배선의 제 2 부분(72)에 대응하며, 홀수번째 데이터 배선(75a)과 짝수번째 데이터 배선(76a) 사이에는 제 2 단락패턴(79a)이 형성되어 있다.Next, the third short wiring 74a extending in the horizontal direction and overlapping the second short wiring 74c and the data wirings 75a and 76a extending in the vertical direction are formed, and the data wirings 75a, Data pads 77a and 78a are positioned at one end of 76a). Here, the other end of the odd-numbered data line 75a is connected to the third short-circuit line 74a, and the even-numbered data line 76a corresponds to the second portion 72 of the first short-circuit line. A second short circuit pattern 79a is formed between the data line 75a and the even-numbered data line 76a.

한편, 제 3 단락 배선(74a)과 데이터 배선(75a, 76a), 데이터 패드(77a, 78a) 및 제 2 단락 패턴(79a) 하부에는 이들과 동일한 모양을 가지며 불순물이 도핑된 비정질 실리콘으로 이루어진 불순물 반도체층(74b, 76b, 78b)이 형성되어 있으며, 제 3 단락 배선(74a)과 데이터 배선(75a, 76a), 데이터 패드(77a, 78a) 및 제 2 단락 패턴(79a)은 불순물 반도체층(74b, 76b, 78b) 하부의 제 2 단락 배선(74c), 반도체 패턴(76c, 78c) 및 제 1 단락 패턴(79c)과도 동일한 모양을 가진다.On the other hand, an impurity made of amorphous silicon doped with impurities having the same shape and doped under the third short circuit line 74a, the data lines 75a and 76a, the data pads 77a and 78a, and the second short circuit pattern 79a. The semiconductor layers 74b, 76b, and 78b are formed, and the third short circuit wire 74a, the data wires 75a and 76a, the data pads 77a and 78a, and the second short circuit pattern 79a are impurity semiconductor layers ( The second short wiring 74c, the semiconductor patterns 76c and 78c, and the first short circuit pattern 79c under the 74b, 76b, and 78b have the same shape.

다음, 제 3 단락 배선(74a)과 데이터 배선(75a, 76a), 데이터 패드(77a, 78a) 및 제 2 단락 패턴(79a) 상부에는 보호층(81)이 형성되어 있고, 보호층(81)은 제 1 단락 배선의 제 2 부분(72) 타끝단을 드러내는 다수의 제 1 콘택홀(81a)과 데이터 패드(77a, 78a)를 드러내는 제 2 콘택홀(81c)을 가진다. 또한, 보호층(81)은 단락 패턴(79a, 79c)을 절단하는 절단부(81b)를 가지며, 이때 하부의 게이트 절연막(73)도 일부 제거된다.Next, a protective layer 81 is formed on the third short circuit wiring 74a, the data wirings 75a and 76a, the data pads 77a and 78a, and the second short circuit pattern 79a, and the protective layer 81 Has a plurality of first contact holes 81a exposing the other end of the second portion 72 of the first short-circuit wiring and second contact holes 81c exposing the data pads 77a and 78a. In addition, the protective layer 81 has cut portions 81b for cutting the short circuit patterns 79a and 79c, and at this time, a portion of the lower gate insulating film 73 is also removed.

이어, 보호층(81) 상부에는 화소 전극(도 1의 17)과 같은 물질로 이루어지고 가로 방향으로 연장되어 제 1 단락 배선(71)과 중첩하는 제 1 보조 패턴(82), 그리고 세로 방향으로 연장되고 데이터 배선(75a, 76a) 및 데이터 패드(77a, 78a)와 중첩하는 제 2 보조 패턴(83a, 83b)이 형성되어 제 2 콘택홀(81c)을 통해 데이터 패드(77a, 78a)와 연결되어 있다. 여기서, 짝수번째 제 2 보조 패턴(83b)은 제 1 단락 배선의 제 2 부분(72) 타끝단과도 일부 중첩하며, 제 1 콘택홀(81a)을 통해 연결되어 있다.Subsequently, the first auxiliary pattern 82 made of the same material as the pixel electrode 17 of FIG. 1 and extending in the horizontal direction and overlapping the first short circuit line 71 is disposed on the passivation layer 81, and in the vertical direction. Second auxiliary patterns 83a and 83b that extend and overlap the data lines 75a and 76a and the data pads 77a and 78a are formed to be connected to the data pads 77a and 78a through the second contact holes 81c. It is. Here, the even-numbered second auxiliary pattern 83b partially overlaps with the other end of the second portion 72 of the first short-circuit wiring and is connected through the first contact hole 81a.

이와 같이, 4장의 마스크를 이용하여 어레이 기판을 제조한 경우에, 비정질 실리콘으로 이루어진 패턴들은 데이터 배선 및 그와 동일한 물질로 이루어진 패턴과 동일한 모양을 가진다. 따라서, 제 1 단락 패턴(79c) 상부에도 데이터 배선(77a, 78a)과 동일한 물질로 이루어진 제 2 단락 패턴(79a)이 위치한다.As described above, when the array substrate is manufactured using four masks, the patterns made of amorphous silicon have the same shape as the data wiring and the pattern made of the same material. Therefore, the second short circuit pattern 79a made of the same material as the data lines 77a and 78a is also disposed on the first short circuit pattern 79c.

그런데, 이러한 경우 보호층(81) 형성시 단락 패턴(79a, 79c)을 절단하기 위해 절단부(81b)를 형성할 때, 도 7에 도시한 바와 같이 제 1 단락 패턴(79a) 때문에 식각되는 두께가 더 두꺼워져 하부의 제 1 단락 패턴(79c)은 제거되지 않는다. 제 1 단락 패턴(79c)을 완전히 절단하기 위해서는 과도 식각(over etch)이 이루어져야 하는데, 이 경우 화상 표시 영역에 형성되는 박막 트랜지스터(도시하지 않음)의 액티브층도 같이 식각되기 때문에 채널이 제거되는 문제가 발생한다.However, in this case, when forming the cut portion 81b to cut the short circuit patterns 79a and 79c when the protective layer 81 is formed, the thickness etched due to the first short circuit pattern 79a is as shown in FIG. 7. The thicker portion of the lower first short circuit pattern 79c is not removed. In order to completely cut the first short-circuit pattern 79c, overetch is required. In this case, the channel is removed because the active layer of the thin film transistor (not shown) formed in the image display area is also etched. Occurs.

이와 같이, 데이터 배선과 액티브층을 하나의 사진 식각 공정에서 형성할 경우, 단락 배선 상부에는 데이터 물질이 남게 된다. 이를 식각하여 단선시키려면 과도 식각(over etching)을 하게 되는데, 단락 배선을 단선될지라도, 화상표시 영역의 액티브층의 채널 부분도 함께 식각되어, 채널이 제거되는 문제가 발생한다.As such, when the data line and the active layer are formed in one photolithography process, the data material remains on the short circuit line. In order to etch and disconnect the wire, over etching is performed. Even if the short-circuit wiring is disconnected, the channel portion of the active layer of the image display area is also etched, which causes a problem of removing the channel.

본 발명은 상기한 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 단락 배선을 이용하여 정전기 발생을 방지하고 불량을 검출할 수 있으며, 제조 공정 및 비용을 감소시킬 수 있는 액정 표시 장치용 어레이 기판 및 그의제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to prevent the generation of static electricity by using short-circuit wiring, to detect defects, and to reduce manufacturing processes and costs. The present invention provides an array substrate for use and a method of manufacturing the same.

도 1은 일반적인 액정 표시 장치의 단면도.1 is a cross-sectional view of a general liquid crystal display device.

도 2는 종래의 데이터 단락 배선을 도시한 평면도.2 is a plan view showing a conventional data short wiring.

도 3 및 도 4는 도 2에서 각각 Ⅲ-Ⅲ선 및 Ⅳ-Ⅳ선을 따라 자른 단면도.3 and 4 are cross-sectional views taken along lines III-III and IV-IV in FIG. 2, respectively.

도 5는 종래의 다른 실시예에 의한 데이터 단락 배선을 도시한 평면도.Fig. 5 is a plan view showing a data short wiring according to another conventional embodiment.

도 6 및 도 7은 도 6에서 각각 Ⅵ-Ⅵ선 및 Ⅶ-Ⅶ선을 따라 자른 단면도.6 and 7 are cross-sectional views taken along lines VI-VI and VII-VII in FIG. 6, respectively.

도 8은 본 발명에 따른 어레이 기판을 간략하게 도시한 평면도.8 is a plan view briefly showing an array substrate according to the present invention;

도 9는 본 발명에 따른 어레이 기판에서 하나의 화소 영역을 도시한 평면도.9 is a plan view showing one pixel region in the array substrate according to the present invention;

도 10은 도 9에서 Ⅹ-Ⅹ선을 따라 자른 단면도.FIG. 10 is a cross-sectional view taken along the line VII-VII of FIG. 9. FIG.

도 11은 본 발명에 따른 데이터 단락 배선을 도시한 평면도.11 is a plan view showing a data short wiring according to the present invention;

도 12 및 도 13은 도 11에서 각각 ⅩⅡ-ⅩⅡ선 및 ⅩⅢ-ⅩⅢ선을 따라 자른 단면도.12 and 13 are cross-sectional views taken along the line XII-XII and XIII-XIII in FIG. 11, respectively.

도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 및 도 16b, 그리고 도 17a 내지 도 17c는 본 발명에 따른 데이터 단락 배선 부분에 대한 제조 공정도.14A to 14C, 15A to 15C, 16A and 16B, and 17A to 17C are manufacturing process diagrams for a data short wiring portion according to the present invention.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

310 : 기판 330 : 게이트 절연막310: substrate 330: gate insulating film

346 : 제 1 단락 패턴356 : 불순물 반도체층346: First Short Circuit Pattern 356: Impurity Semiconductor Layer

366 : 제 2 단락 패턴370 : 보호층366: second paragraph pattern 370: protective layer

372 : 절단부 383 : 제 2 보조 패턴372: cutting portion 383: second auxiliary pattern

상기한 목적을 달성하기 위한 본 발명에서는 기판 상에 박막 트랜지스터와 상기 박막 트랜지스터로부터 신호를 전달받는 화소 전극이 행렬 모양으로 배열되어 있는 액정 표시 장치용 어레이 기판에 있어서, 기판 위에 제 1 방향으로 연장되어 있으며 박막 트랜지스터에 신호를 전달하는 N(N은 정수)개의 게이트 배선이 형성되어 있고, 상기 게이트 배선과 동일한 물질로 이루어지고 상기 게이트 배선과 나란한 제 1 부분과 상기 제 1 부분에서 연장된 제 2 부분으로 이루어진 제 1 데이터 단락 배선이 형성되어 있다. 상기 게이트 배선 및 상기 제 1 데이터 단락 배선 상부에는 게이트 절연막이 이들을 덮고 있으며, 상기 게이트 절연막 상부에 비정질 실리콘으로 이루어지고, ㄱ) 상기 제 1 방향으로 연장되어 상기 제 1 데이터 단락 배선과 이격되어 있는 제 2 데이터 단락 배선, ㄴ) 상기 제 2 데이터 단락 배선에서 연장되어 있는 제 1 반도체 패턴, ㄷ) 상기 제 1 반도체 패턴 사이에 위치하고 상기 제 1 데이터 단락 배선의 제 2 부분에 대응하는 제 2 반도체 패턴, ㄹ) 상기 제 1 및 제 2 반도체 패턴과 접하며 제 1 절단부를 가지는 제 1 단락 패턴이 형성되어 있다. 다음, 상기 제 1 반도체 패턴 상부의 2n-1(n은 정수)번째 배선과 상기 제 2 반도체 패턴 상부의 2n번째 배선으로 이루어진 M(M은 정수)개의 데이터 배선이 형성되어 있으며, 상기 데이터 배선과 연결되고 상기 제 2 데이터 단락 배선 상부의 제 3 데이터 단락 배선, 상기 제 1 단락 패턴 상부에 형성되고 상기 데이터배선과 접하며, 상기 제 1 절단부에 대응하는 제 2 절단부를 가지는 제 2 단락 패턴이 형성되어 있다. 이어, 그 위에 상기 데이터 배선과 제 3 데이터 단락 배선 및 제 2 단락 패턴을 덮고 있으며, 상기 게이트 절연막과 함께 상기 제 1 데이터 단락 배선의 제 2 부분을 드러내는 제 1 콘택홀 및 상기 데이터 배선을 일부 드러내는 제 2 콘택홀, 그리고 상기 제 1 및 제 2 절단부 상부에 제 3 절단부를 가지는 보호층이 형성되어 있다. 다음, 상기 보호층 상부에는 상기 제 1 콘택홀과 상기 제 2 콘택홀을 통해 상기 제 1 데이터 단락 배선 및 상기 데이터 배선과 각각 연결되어 있는 제 1 보조 패턴이 형성되어 있다.In the present invention for achieving the above object, in a liquid crystal display device array substrate in which a thin film transistor and a pixel electrode receiving a signal from the thin film transistor are arranged in a matrix form on the substrate, the thin film transistor extends in a first direction on the substrate. N (N is an integer) gate wirings for transmitting a signal to the thin film transistor, the first portion being made of the same material as the gate wiring and parallel to the gate wiring, and the second portion extending from the first portion. A first data short circuit wiring is formed. A gate insulating film covering the gate wiring and the first data short wiring, and the gate insulating film is formed on the gate wiring and the first data short wiring, and the gate insulating film is formed of amorphous silicon on the gate insulating film and a) extended in the first direction and spaced apart from the first data short wiring. 2) a data short wiring, b) a first semiconductor pattern extending from said second data short wiring, c) a second semiconductor pattern located between said first semiconductor pattern and corresponding to a second portion of said first data short wiring, D) a first short-circuit pattern is formed in contact with the first and second semiconductor patterns and having a first cutout portion. Next, M (M is an integer) data wires each including a 2n-1 (n is an integer) line on the first semiconductor pattern and a 2n-th line on the second semiconductor pattern are formed. A second short circuit pattern connected to the third data short circuit over the second data short circuit, a second short circuit pattern formed on the first short circuit pattern and in contact with the data wiring, and having a second cut portion corresponding to the first cut portion; have. Subsequently, the data line, the third data short line, and the second short pattern are disposed thereon, and the first contact hole and the data line partially exposing the second portion of the first data short line along with the gate insulating layer. A protective layer having a second contact hole and a third cut portion is formed on the first and second cut portions. Next, a first auxiliary pattern connected to the first data short circuit line and the data line through the first contact hole and the second contact hole is formed on the passivation layer.

여기서, 제 3 데이터 단락 배선과 데이터 배선 및 제 2 단락 패턴은 상기 제 2 데이터 단락 배선과 제 1 및 제 3 반도체 패턴, 그리고 제 1 단락 패턴과 동일한 모양을 가지는 것이 바람직하다.Here, it is preferable that the third data short wiring, the data wiring, and the second short pattern have the same shape as the second data short wiring, the first and third semiconductor patterns, and the first short pattern.

본 발명에서 상기 제 1 보조 패턴은 상기 화소 전극과 동일한 물질로 이루어질 수 있으며, 상기 제 1 보조 패턴과 동일한 물질로 이루어지고 상기 제 1 데이터 단락 배선과 중첩하는 제 2 보조 패턴을 더 포함할 수도 있다.In the present invention, the first auxiliary pattern may be made of the same material as the pixel electrode, and may further include a second auxiliary pattern made of the same material as the first auxiliary pattern and overlapping the first data short circuit line. .

본 발명에서는 교차하는 게이트 배선과 데이터 배선, 상기 게이트 배선 및 데이터 배선에 연결되어 있는 박막 트랜지스터, 그리고 상기 박막 트랜지스터로부터 신호를 전달받는 화소 전극을 포함하는 액정 표시 장치용 어레이 기판의 제조 방법에 있어서, 기판을 구비하고, 상기 게이트 배선과 동일한 물질로 나란한 제 1 부분과, 상기 제 1 부분에서 연장된 제 2 부분을 가지는 제 1 데이터 단락 배선을 형성한다. 이어, 상기 제 1 데이터 단락 배선 상부에 게이트 절연막을 증착하고,그 위에 비정질 실리콘층과 금속층을 증착한다. 다음, 상기 금속층과 비정질 실리콘층을 한번의 사진 식각 공정으로 식각하여 ㄱ) 상기 제 1 데이터 단락 배선과 나란하며 이격되어 있는 제 2 데이터 단락 배선, ㄴ) 상기 제 2 데이터 단락 배선에서 연장된 제 1 반도체 패턴 및 상기 제 1 반도체 패턴 사이의 제 2 반도체 패턴, ㄷ) 상기 제 1 및 제 2 반도체 패턴을 연결하는 제 1 단락 패턴, ㄹ) 상기 제 2 데이터 단락 패턴 상부의 제 3 데이터 단락 패턴, ㅁ) 상기 제 1 반도체 패턴 상부의 2n-1(n은 정수)번째 배선과 상기 제 2 반도체 패턴 상부의 2n번째 배선으로 이루어진 데이터 배선, 그리고 ㅂ) 상기 제 1 단락 패턴 상부에 제 1 절단부를 가지는 제 2 단락 패턴을 형성한다. 다음, 상기 데이터 배선이 형성된 기판 상부에 보호층을 형성하고 패터닝하여, 상기 제 1 절단부에 대응하며 상기 제 1 단락 패턴을 절단하는 제 2 절단부와 상기 제 1 데이터 단락 배선의 제 2 부분을 드러내는 제 1 콘택홀, 그리고 상기 데이터 배선을 드러내는 제 2 콘택홀을 형성한다. 이어, 상기 보호층 상부에 상기 제 1 콘택홀을 통해 상기 제 1 데이터 단락 배선과 연결되고, 상기 제 2 콘택홀을 통해 상기 데이터 배선과 연결되는 제 1 보조 패턴을 형성한다.According to the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device comprising a gate line and a data line crossing, a thin film transistor connected to the gate line and the data line, and a pixel electrode receiving a signal from the thin film transistor. A first data short wiring is provided having a substrate and having a first portion parallel to the same material as the gate wiring and a second portion extending from the first portion. Subsequently, a gate insulating film is deposited on the first data short wiring, and an amorphous silicon layer and a metal layer are deposited thereon. Next, the metal layer and the amorphous silicon layer are etched in a single photolithography process to a) a second data short circuit line parallel to and spaced apart from the first data short circuit line, and b) a first extension from the second data short circuit line. A second semiconductor pattern between the semiconductor pattern and the first semiconductor pattern, c) a first short circuit pattern connecting the first and second semiconductor patterns, d) a third data short circuit pattern on the second data short pattern, ) A data wiring comprising a 2n-1 (n is an integer) interconnection on the first semiconductor pattern and a 2nth interconnection on the second semiconductor pattern, and iii) a first cutoff portion on the first short circuit pattern Form a two-short pattern. Next, a protective layer is formed and patterned on the substrate on which the data line is formed, thereby exposing a second cutout portion corresponding to the first cutout portion and cutting the first short circuit pattern and a second portion of the first data short circuit line. A first contact hole and a second contact hole exposing the data line are formed. Subsequently, a first auxiliary pattern connected to the first data short wire through the first contact hole and connected to the data wire through the second contact hole is formed on the passivation layer.

여기서, 상기 사진 식각 공정은 상기 금속층 상부에 감광막을 도포하고 노광 및 현상하여 감광막 패턴을 형성하는 단계를 포함하며, 상기 감광막 패턴은 상기 제 1 및 제 2 단락 패턴에 대응하는 제 1 두께와 상기 제 1 절단부에 대응하며 상기 제 1 두께보다 얇은 제 2 두께로 이루어질 수 있다.The photolithography process may include forming a photoresist pattern by coating, exposing and developing a photoresist on the metal layer, wherein the photoresist pattern has a first thickness and a first thickness corresponding to the first and second short circuit patterns. It may be made of a second thickness corresponding to the first cut portion and thinner than the first thickness.

이때, 상기 감광막의 노광은 상기 제 1 절단부에 대응하는 부분에 슬릿 패턴이 형성되어 있는 마스크를 이용할 수 있으며, 또는 상기 제 1 절단부에 대응하는부분에 모자이크 패턴이 형성되어 있는 마스크를 이용할 수도 있다.In this case, the exposure of the photosensitive film may use a mask in which a slit pattern is formed in a portion corresponding to the first cut portion, or a mask in which a mosaic pattern is formed in a portion corresponding to the first cut portion.

한편, 상기 제 1 보조 패턴을 형성하는 단계는 상기 제 1 데이터 단락 배선과 중첩하는 제 2 보조 패턴을 형성하는 단계를 포함할 수 있다.Meanwhile, the forming of the first auxiliary pattern may include forming a second auxiliary pattern overlapping the first data short circuit line.

이와 같이, 발명에 따른 액정 표시 장치용 어레이 기판 및 그 제조 방법에서는 단락 배선을 형성하여 정전기 발생에 의한 소자의 파괴를 방지하면서, 회절 노광을 이용하여 데이터 배선 및 그 하부의 비정질 실리콘으로 이루어진 패턴을 동일한 사진 식각 공정에서 제조함으로써 제조 공정 및 비용을 감소시키고, 데이터 배선을 분리하여 전기적 검사를 실시함으로써 공정의 추가 없이 불량을 검출할 수 있다.As described above, in the liquid crystal display array substrate and the manufacturing method thereof according to the present invention, a pattern consisting of the data wiring and the amorphous silicon underneath is formed by using diffraction exposure while forming a short circuit to prevent breakage of the device due to static electricity. By manufacturing in the same photolithography process, manufacturing process and cost can be reduced, and data inspection can be performed by disconnecting data wires so that defects can be detected without adding a process.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 액정 표시 장치용 어레이 기판 및 그의 제조 방법에 대하여 상세히 설명한다.Hereinafter, an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings.

먼저, 도 8은 본 발명에 따른 액정 표시 장치용 어레이 기판을 간략하게 도시한 도면이다.First, FIG. 8 is a diagram schematically illustrating an array substrate for a liquid crystal display according to the present invention.

도시한 바와 같이, 어레이 기판(100)은 화상이 구현되는 표시 영역(110)과 표시 영역(110) 가장자리의 비표시 영역(120)으로 이루어진다.As illustrated, the array substrate 100 includes a display area 110 where an image is implemented and a non-display area 120 at the edge of the display area 110.

표시 영역(110)에는 다수의 게이트 배선(111, 112)과 데이터 배선(113, 114)이 교차하여 화소 영역을 정의하고, 게이트 배선(111, 112)과 데이터 배선(113, 114)이 교차하는 부분에는 스위칭 소자인 박막 트랜지스터(115)가 형성되어 있으며, 화소 영역에는 박막 트랜지스터(115)와 연결되어 있는 화소 전극(117)이 형성되어 있다.In the display area 110, a plurality of gate lines 111 and 112 and data lines 113 and 114 intersect to define a pixel region, and gate lines 111 and 112 and data lines 113 and 114 intersect. The thin film transistor 115, which is a switching element, is formed in the portion, and the pixel electrode 117 connected to the thin film transistor 115 is formed in the pixel region.

다음, 게이트 배선(111, 112) 및 데이터 배선(113, 114)은 비표시 영역(120) 상에서 신호를 인가하기 위한 게이트 패드(121) 및 데이터 패드(123)를 각각 가지며, 일끝단은 각각 게이트 단락 배선(125, 126) 및 데이터 단락 배선(127, 128)과 연결되어 있다. 여기서, 짝수번째 게이트 배선(112)은 커트 영역(131)에 의해 제 1 게이트 단락 배선(125)과 분리되어, 제 1 게이트 단락 배선(125)은 홀수번째 게이트 배선(111)과 연결되고, 제 2 게이트 단락 배선(126)은 짝수번째 게이트 배선(112)과 각각 연결되어 있다. 또한, 홀수번째 데이터 배선(113)은 제 1 데이터 단락 배선(127)과 연결되어 있고, 짝수번째 데이터 배선(114)은 제 2 데이터 단락 배선(128)과 연결되어 있으며, 데이터 배선(113, 114) 사이에는 절단부(132)에 의해 절단되어 있는 단락 패턴(132)이 위치한다.Next, the gate wirings 111 and 112 and the data wirings 113 and 114 have gate pads 121 and data pads 123 for applying signals on the non-display area 120, respectively, and one end of each of the gate lines 111 and 112 and the data lines 113 and 114 are respectively gated. The short circuit wiring 125 and 126 and the data short circuit wiring 127 and 128 are connected. Here, the even-numbered gate wiring 112 is separated from the first gate short-circuit wiring 125 by the cut region 131, and the first gate short-circuit wiring 125 is connected to the odd-numbered gate wiring 111. The two-gate short wiring 126 is connected to the even-numbered gate wiring 112, respectively. The odd-numbered data line 113 is connected to the first data short line 127, and the even-numbered data line 114 is connected to the second data short-circuit 128, and the data lines 113 and 114. The short circuit pattern 132 cut | disconnected by the cutting part 132 is located between ().

이러한 게이트 단락 배선(125, 126)과 데이터 단락 배선(127, 128)은 공정 중 발생하는 정전기에 의해 소자가 파괴되는 것을 방지하기 위한 것으로, 불량을 검출하기 위한 검사에 이용되기도 하며, 이후 공정에서 절단된다The gate short wirings 125 and 126 and the data short wirings 127 and 128 are used to prevent the device from being destroyed by the static electricity generated during the process, and may be used for inspection to detect defects. Is cut

다음 도 9 및 도 10에 본 발명에 따른 어레이 기판에서 하나의 화소 영역에 대한 평면도를 도시하였고, 도 10은 도 9에서 선을 따라 자른 단면도이다.Next, FIGS. 9 and 10 are plan views of one pixel area in the array substrate according to the present invention, and FIG. 10 is a cross-sectional view taken along the line of FIG. 9.

도시한 바와 같이, 투명한 절연 기판(210) 위에 가로 방향의 게이트 배선(221)과 게이트 배선(221)에서 연장된 게이트 전극(222)이 형성되어 있고, 그 위에 게이트 절연막(230)이 형성되어 있다.As shown in the drawing, the gate wiring 221 in the horizontal direction and the gate electrode 222 extending from the gate wiring 221 are formed on the transparent insulating substrate 210, and the gate insulating film 230 is formed thereon. .

다음, 게이트 절연막(230) 상부에는 비정질 실리콘으로 이루어진 액티브층(241)과 불순물이 도핑된 비정질 실리콘으로 이루어진 오믹 콘택층(251,252)이 차례로 형성되어 있다.Next, an active layer 241 made of amorphous silicon and ohmic contact layers 251 and 252 made of amorphous silicon doped with impurities are sequentially formed on the gate insulating layer 230.

오믹 콘택층(251, 252) 상부에는 세로 방향의 데이터 배선(261)과 데이터 배선(261)에서 연장된 소스 전극(262), 그리고 게이트 전극(222)을 중심으로 소스 전극(262)과 마주 대하는 드레인 전극(263)이 형성되어 있으며, 데이터 배선(261)은 게이트 배선(221)과 교차함으로써 화소 영역을 정의하고, 소스 및 드레인 전극(262, 263)은 게이트 전극(222)과 함께 박막 트랜지스터를 이룬다.An upper surface of the ohmic contact layers 251 and 252 facing the source electrode 262 around the data line 261 in the vertical direction, the source electrode 262 extending from the data line 261, and the gate electrode 222. A drain electrode 263 is formed, and the data line 261 defines the pixel region by crossing the gate line 221, and the source and drain electrodes 262 and 263 together with the gate electrode 222 form a thin film transistor. Achieve.

여기서, 오믹 콘택층(251, 252)은 데이터 배선(261), 소스 전극(262), 그리고 드레인 전극(263)과 같은 모양을 가지며, 액티브층(241)은 소스 및 드레인 전극(262, 263) 사이의 채널 부분을 제외하고 데이터 배선(261), 소스 전극(262) 및 드레인 전극(263)과 동일한 모양을 가진다.Here, the ohmic contact layers 251 and 252 have the same shape as the data line 261, the source electrode 262, and the drain electrode 263, and the active layer 241 has the source and drain electrodes 262 and 263. Except for the channel portion therebetween, it has the same shape as the data line 261, the source electrode 262, and the drain electrode 263.

다음, 데이터 배선(261)과 소스 및 드레인 전극(262, 263) 상부에는 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 이루어진 보호층(270)이 형성되어 있고, 보호층(270)은 드레인 전극(263)을 일부 드러내는 콘택홀(271)을 가진다.Next, a passivation layer 270 formed of a silicon nitride film, a silicon oxide film, or an organic insulating film is formed on the data line 261 and the source and drain electrodes 262 and 263, and the passivation layer 270 is a drain electrode 263. It has a contact hole 271 exposing a portion.

다음, 보호층(270) 상부의 화소 영역에는 투명한 도전 물질로 이루어진 화소 전극(281)이 형성되어 있으며, 화소 전극은 콘택홀(271)을 통해 드레인 전극(263)과 연결된다.Next, a pixel electrode 281 made of a transparent conductive material is formed in the pixel area on the passivation layer 270, and the pixel electrode is connected to the drain electrode 263 through the contact hole 271.

이어, 도 11 내지 도 13에는 본 발명에 따른 데이터 단락 배선 부분을 도시하였는데, 도 11은 데이터 단락 배선 부분에 대한 평면도이고, 도 12 및 도 13은 도 11에서 ⅩⅡ-ⅩⅡ선 및 ⅩⅢ-ⅩⅢ선을 따라 자른 단면도이다.11 to 13 illustrate a data short wiring portion according to the present invention. FIG. 11 is a plan view of a data short wiring portion, and FIGS. 12 and 13 are lines II-XII and XIII-XIII in FIG. The cross section is cut along the side.

도시한 바와 같이, 기판(310) 위에 게이트 전극(도 10의 222)과 같은 물질로가로 방향의 제 1 부분(321)과 세로 방향의 제 2 부분(322)으로 이루어진 제 1 단락 배선(321, 322)이 형성되어 있다. 제 1 단락 배선(321, 322) 상부에는 게이트 절연막(330)이 형성되어 있으며, 그 위에 비정질 실리콘으로 이루어지고 제 1 단락 배선의 제 1 부분(321)과 이격되어 가로 방향으로 연장된 제 2 단락 배선(341)과 세로 방향으로 연장된 반도체 패턴(343, 345), 그리고 반도체 패턴(343) 사이에 위치하는 제 1 단락 패턴(346)이 형성되어 있다.As shown, a first short-circuit wiring 321 including a first portion 321 in a horizontal direction and a second portion 322 in a vertical direction with a material such as a gate electrode 222 of FIG. 10 on the substrate 310. , 322 is formed. A gate insulating film 330 is formed on the first short wirings 321 and 322, and a second short circuit formed of amorphous silicon and extending in a horizontal direction spaced apart from the first portion 321 of the first short wirings. The first short pattern 346 is disposed between the wiring 341, the semiconductor patterns 343 and 345 extending in the vertical direction, and the semiconductor pattern 343.

다음, 그 위에 가로 방향으로 연장되어 제 2 단락 배선(341)과 중첩하는 제 3 단락 배선(361) 및 세로 방향으로 연장되어 있는 데이터 배선(362, 363)이 형성되어 있으며, 데이터 배선(362, 363)의 일끝단에는 데이터 패드(364, 365)가 형성되어 있다. 여기서, 홀수번째 데이터 배선(362)의 타끝단은 제 3 단락 배선(361)과 연결되어 있고, 짝수번째 데이터 배선(363)은 제 1 단락 배선의 제 2 부분(322)에 대응하며, 홀수번째 데이터 배선(362)과 짝수번째 데이터 배선(363) 사이에는 제 2 단락 패턴(366)이 형성되어 있다.Next, a third short circuit line 361 extending in the horizontal direction and overlapping the second short circuit line 341 and data lines 362 and 363 extending in the vertical direction are formed, and the data wires 362, Data pads 364 and 365 are formed at one end of 363. Here, the other end of the odd-numbered data line 362 is connected to the third short-circuit line 361, the even-numbered data line 363 corresponds to the second portion 322 of the first short-circuit line, A second short circuit pattern 366 is formed between the data line 362 and the even-numbered data line 363.

한편, 제 3 단락 배선(361)과 데이터 배선(362, 363), 데이터 패드(364, 365) 및 제 2 단락 패턴(366) 하부에는 이들과 동일한 모양을 가지며 불순물이 도핑된 비정질 실리콘으로 이루어진 불순물 반도체층(351, 353, 355, 356)이 형성되어 있으며, 제 3 단락 배선(361)과 데이터 배선(362, 363), 데이터 패드(364, 365) 및 제 2 단락 패턴(366)은 불순물 반도체층(351, 353, 355, 356) 하부의 제 2 단락 배선(341), 반도체 패턴(343, 345) 및 제 1 단락 패턴(346)과도 동일한 모양을 가진다.On the other hand, an impurity made of amorphous silicon doped with impurities and having the same shape as those under the third short circuit line 361, the data lines 362 and 363, the data pads 364 and 365, and the second short pattern 366. The semiconductor layers 351, 353, 355, and 356 are formed, and the third short circuit line 361, the data wires 362 and 363, the data pads 364 and 365, and the second short circuit pattern 366 are impurity semiconductors. The second short circuit lines 341, the semiconductor patterns 343 and 345, and the first short pattern 346 under the layers 351, 353, 355, and 356 have the same shape.

다음, 제 3 단락 배선(361)과 데이터 배선(362, 363), 데이터 패드(364, 354) 및 제 2 단락 패턴(366) 상부에는 보호층(370)이 형성되어 있고, 보호층(370)은 제 1 단락 배선의 제 2 부분(322) 타끝단을 드러내는 다수의 제 1 콘택홀(371)과 데이터 패드(364, 365)를 드러내는 제 2 콘택홀(373)을 가진다. 또한, 보호층(370)은 단락 패턴(341, 361) 및 불순물 반도체층(351)을 절단하는 절단부(372)를 가지며, 이때 하부의 게이트 절연막(330)도 일부 제거된다.Next, a protective layer 370 is formed on the third short circuit line 361, the data wires 362 and 363, the data pads 364 and 354, and the second short circuit pattern 366, and the protective layer 370. Has a plurality of first contact holes 371 exposing the other end of the second portion 322 of the first short-circuit wiring and second contact holes 373 exposing the data pads 364 and 365. In addition, the protective layer 370 has cutouts 372 that cut the short-circuit patterns 341 and 361 and the impurity semiconductor layer 351. In this case, the lower gate insulating layer 330 is partially removed.

이어, 보호층(370) 상부에는 화소 전극(도 10의 281)과 같은 물질로 이루어지고 가로 방향으로 연장되어 제 1 단락 배선(321)과 중첩하는 제 1 보조 패턴(381), 그리고 세로 방향으로 연장되어 데이터 배선(362, 363) 및 데이터 패드(364, 365)와 중첩하는 제 2 보조 패턴(382, 383)이 형성되어 있으며, 제 2 보조 패턴(382, 383)은 제 2 콘택홀(373)을 통해 데이터 패드(364, 365)와 연결되어 있다. 여기서, 짝수번째 제 2 보조 패턴(383)은 제 1 단락 배선의 제 2 부분(322) 타끝단과도 일부 중첩하며, 제 1 콘택홀(371)을 통해 연결되어 있다.Subsequently, the first auxiliary pattern 381 is formed of the same material as the pixel electrode 281 of FIG. 10 and extends in the horizontal direction and overlaps the first short-circuit wiring 321 on the passivation layer 370. Second auxiliary patterns 382 and 383 extending to overlap the data wires 362 and 363 and the data pads 364 and 365 are formed, and the second auxiliary patterns 382 and 383 have a second contact hole 373. Is connected to the data pads 364 and 365. Here, the even-numbered second auxiliary pattern 383 partially overlaps with the other end of the second portion 322 of the first short-circuit wiring and is connected through the first contact hole 371.

이와 같은 데이터 단락 배선 부분을 4장의 마스크로 제조하는 과정을 도 14a 내지 도 14c, 도 15a 내지 도 15c, 도 16a 및 도 16b, 도 17a 내지 도 17c, 그리고 앞선 도 11 내지 도 13을 참조하여 설명한다.A process of manufacturing the data short-circuit wiring portion with four masks will be described with reference to FIGS. 14A to 14C, 15A to 15C, 16A and 16B, 17A to 17C, and FIGS. 11 to 13. do.

먼저, 도 14a 내지 도 14c에 도시한 바와 같이 투명한 절연 기판(310) 위에 금속과 같은 도전 물질을 증착하고 제 1 마스크를 이용하여 패터닝함으로써 제 1 단락 배선(321, 322)을 형성한다. 여기서, 제 1 단락 배선(321, 322)은 가로 방향의 제 1 부분(321)과 세로 방향의 제 2 부분(322)으로 이루어지며, 박막 트랜지스터의 게이트 전극(도 10의 222)와 동일한 물질로 형성된다.First, as illustrated in FIGS. 14A to 14C, first short wirings 321 and 322 are formed by depositing a conductive material such as a metal on the transparent insulating substrate 310 and patterning using a first mask. Here, the first short wirings 321 and 322 are formed of the first portion 321 in the horizontal direction and the second portion 322 in the vertical direction, and are made of the same material as the gate electrode 222 of FIG. 10. Is formed.

다음, 도 15a 내지 도 15c에 도시한 바와 같이 실리콘 질화막이나 실리콘 산화막을 증착하여 게이트 절연막(330)을 형성하고, 그 위에 비정질 실리콘층(340)과 불순물이 도핑된 실리콘층(350) 및 금속층(360)을 차례로 증착한 후, 감광막을 도포하고 제 2 마스크(400)로 노광한 다음 현상하여 감광막 패턴(391, 392)을 형성한다. 여기서, 제 2 마스크(400)는 도시한 바와 같이 투명한 기판(410) 위에 차광막(421) 및 노광기의 분해능보다 작은 간격을 가지는 슬릿 패턴(422)이 형성되어 있다. 따라서, 차광막(421)에 대응하는 영역에서는 빛이 투과되지 못하여 제 1 두께를 가지는 제 1 감광막 패턴(391)이 형성되고, 슬릿 패턴(422)에 대응하는 부분에서는 빛이 회절함으로써 제 1 감광막 패턴(391)보다 얇은 두께를 가지는 제 2 감광막 패턴(392)이 형성된다. 이때, 제 2 마스크(400)의 슬릿 패턴(422)은 이에 한정되지 않고, 노광기의 분해능보다 작은 모자이크 패턴이 될 수도 있다.Next, as shown in FIGS. 15A to 15C, the gate insulating film 330 is formed by depositing a silicon nitride film or a silicon oxide film, and the amorphous silicon layer 340, the doped silicon layer 350, and the metal layer ( After sequentially depositing 360, a photoresist film is applied, exposed with a second mask 400, and developed to form photoresist patterns 391 and 392. Here, as shown in the drawing, a slit pattern 422 having an interval smaller than the resolution of the light blocking film 421 and the exposure machine is formed on the transparent substrate 410. Accordingly, in the region corresponding to the light shielding film 421, light is not transmitted, and thus the first photosensitive film pattern 391 having the first thickness is formed, and the light is diffracted in the portion corresponding to the slit pattern 422, so that the first photosensitive film pattern A second photosensitive film pattern 392 having a thickness thinner than 391 is formed. In this case, the slit pattern 422 of the second mask 400 is not limited thereto, and may be a mosaic pattern smaller than the resolution of the exposure machine.

다음, 도 16a 및 도 16b에 도시한 바와 같이 감광막 패턴(391, 392)을 마스크로 하부의 막들을 식각함으로써, 제 3 단락 배선(361)과 데이터 배선(363), 데이터 패드(365) 및 제 2 단락 패턴(366), 그리고 불순물 반도체층(351, 353, 355, 356), 제 2 단락 배선(341), 반도체 패턴(343, 345) 및 제 1 단락 패턴(346)을 형성한다. 이때, 제 2 단락 패턴(366) 및 불순물 반도체층(356)은 절단되나 제 1 단락 패턴(346)은 절단되지 않는다.Next, as shown in FIGS. 16A and 16B, the lower layers are etched using the photoresist patterns 391 and 392 as masks, thereby forming the third short-circuit wiring 361, the data wiring 363, the data pad 365 and the first film. The second short circuit pattern 366, the impurity semiconductor layers 351, 353, 355, and 356, the second short circuit wiring 341, the semiconductor patterns 343 and 345, and the first short circuit pattern 346 are formed. In this case, the second short pattern 366 and the impurity semiconductor layer 356 are cut, but the first short pattern 346 is not cut.

이어, 도 17a 내지 도 17c에 도시한 바와 같이 실리콘 질화막이나 실리콘 산화막 또는 유기 절연막으로 보호층(370)을 형성하고 제 3 마스크를 이용하여 게이트 절연막(230)과 함께 패터닝함으로써, 제 1 단락 배선의 제 2 부분(322)을 일부 드러내는 제 1 콘택홀(371)과 데이터 패드(365)를 드러내는 제 3 콘택홀(373)을 형성하고, 또한 보호층(370)과 제 2 단락 패턴(346)을 패터닝하여 절단부(372)를 형성한다.Next, as shown in FIGS. 17A to 17C, the protective layer 370 is formed of a silicon nitride film, a silicon oxide film, or an organic insulating film, and patterned together with the gate insulating film 230 by using a third mask to form the first short-circuit wiring. The first contact hole 371 partially exposing the second portion 322 and the third contact hole 373 exposing the data pad 365 are formed, and the protective layer 370 and the second shorting pattern 346 are formed. Patterning to form the cut portion 372.

다음, 도 11 내지 도 13에 도시한 바와 같이 인듐-틴-옥사이드(indium-tin-oxide)와 같은 투명 도전 물질을 증착하고 제 4 마스크로 패터닝함으로써, 제 1 보조 패턴(381)과 제 2 보조 패턴(382, 383)을 형성한다. 여기서, 제 1 보조 패턴(381)은 가로 방향으로 연장되어 제 1 단락 배선(321)과 중첩하고, 제 2 보조 패턴(382, 383)은 세로 방향으로 연장되어 데이터 배선(362, 363) 및 데이터 패드(364, 365)와 중첩하며, 제 2 콘택홀(373)을 통해 데이터 패드(364, 365)와 연결된다. 또한, 짝수번째 제 2 보조 패턴(383)은 제 1 콘택홀(371)을 통해 제 1 단락 배선의 제 2 부분(322)과도 연결된다.Next, as shown in FIGS. 11 to 13, a first conductive pattern 381 and a second auxiliary pattern are deposited by depositing a transparent conductive material such as indium-tin-oxide and patterning it with a fourth mask. Patterns 382 and 383 are formed. Here, the first auxiliary pattern 381 extends in the horizontal direction and overlaps the first short-circuit wiring 321, and the second auxiliary pattern 382 and 383 extend in the vertical direction so that the data wirings 362 and 363 and the data are extended. The pad overlaps the pads 364 and 365, and is connected to the data pads 364 and 365 through the second contact hole 373. In addition, the even-numbered second auxiliary pattern 383 is also connected to the second portion 322 of the first short-circuit wiring through the first contact hole 371.

이와 같이, 본 발명에서는 데이터 단락 배선을 4장의 마스크를 이용하여 제조하고 분리함으로써, 검사 공정을 실시하여 불량을 검출할 수 있으며, 제조 공정 및 비용을 감소시킬 수 있다.As described above, in the present invention, by manufacturing and separating the data short-circuit wiring using four masks, the inspection process can be performed to detect a defect, and the manufacturing process and cost can be reduced.

본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above embodiments, and various changes and modifications can be made without departing from the spirit of the present invention.

본 발명에 따른 액정 표시 장치용 어레이 기판에서는 단락 배선을 형성하여정전기 발생에 의한 소자의 파괴를 방지하면서, 회절 노광을 이용하여 어레이 기판을 4장의 마스크로 제조함으로써 제조 공정 및 비용을 감소시키고, 데이터 배선을 분리하여 전기적 검사를 실시함으로써 공정의 추가 없이 불량을 검출할 수 있다.In the array substrate for a liquid crystal display device according to the present invention, short circuit wiring is formed to prevent destruction of an element due to electrostatic generation, while manufacturing the array substrate with four masks using diffraction exposure to reduce manufacturing process and cost, and By disconnecting the wires and conducting an electrical inspection, defects can be detected without the addition of a process.

Claims (9)

기판 상에 박막 트랜지스터와 상기 박막 트랜지스터로부터 신호를 전달받는 화소 전극이 행렬 모양으로 배열되어 있는 액정 표시 장치용 어레이 기판에 있어서,In an array substrate for a liquid crystal display device, a thin film transistor and a pixel electrode receiving a signal from the thin film transistor are arranged in a matrix form on a substrate. 기판 위에 제 1 방향으로 연장되어 있는 N(N은 정수)개의 게이트 배선;N (N is an integer) gate wirings extending in a first direction on the substrate; 상기 게이트 배선 과 동일한 물질로 이루어지고 상기 게이트 배선과 나란한 제 1 부분과 상기 제 1 부분에서 연장된 제 2 부분으로 이루어진 제 1 데이터 단락 배선;A first data short wiring formed of the same material as the gate wiring and having a first portion parallel to the gate wiring and a second portion extending from the first portion; 상기 게이트 배선 및 상기 제 1 데이터 단락 배선을 덮고 있는 게이트 절연막;A gate insulating film covering the gate wiring and the first data short wiring; 상기 게이트 절연막 상부에 비정질 실리콘으로 이루어지고, ㄱ) 상기 제 1 방향으로 연장되어 상기 제 1 데이터 단락 배선과 이격되어 있는 제 2 데이터 단락 배선, ㄴ) 상기 제 2 데이터 단락 배선에서 연장되어 있는 제 1 반도체 패턴, ㄷ) 상기 제 1 반도체 패턴 사이에 위치하고 상기 제 1 데이터 단락 배선의 제 2 부분에 대응하는 제 2 반도체 패턴, ㄹ) 상기 제 1 및 제 2 반도체 패턴과 접하며 제 1 절단부를 가지는 제 1 단락 패턴;(B) a second data short wiring formed of amorphous silicon on the gate insulating film and extending in the first direction and spaced apart from the first data short wiring, and b) a first extending from the second data short wiring. A semiconductor pattern, c) a second semiconductor pattern located between the first semiconductor pattern and corresponding to the second portion of the first data short-circuit wiring, d) a first contacting the first and second semiconductor patterns and having a first cutout Short circuit pattern; 상기 제 1 반도체 패턴 상부의 2n-1(n은 정수)번째 배선과 상기 제 2 반도체 패턴 상부의 2n번째 배선으로 이루어진 M(M은 정수)개의 데이터 배선;M (M is an integer) data wires each having a 2n-1 (n is integer) wiring on the first semiconductor pattern and a 2n-th wiring on the second semiconductor pattern; 상기 데이터 배선과 연결되고 상기 제 2 데이터 단락 배선 상부의 제 3 데이터 단락 배선;A third data short wiring connected to the data wire and above the second data short wiring; 상기 제 1 단락 패턴 상부에 형성되고 상기 데이터 배선과 접하며, 상기 제 1 절단부에 대응하는 제 2 절단부를 가지는 제 2 단락 패턴;A second short circuit pattern formed on the first short circuit pattern and in contact with the data line and having a second cutout corresponding to the first cutout; 상기 데이터 배선과 제 3 데이터 단락 배선 및 제 2 단락 패턴을 덮고 있으며, 상기 게이트 절연막과 함께 상기 제 1 데이터 단락 배선의 제 2 부분을 드러내는 제 1 콘택홀 및 상기 데이터 배선을 일부 드러내는 제 2 콘택홀, 그리고 상기 제 1 및 제 2 절단부 상부에 제 3 절단부를 가지는 보호층;A first contact hole covering the data line, the third data short line, and the second short pattern, the first contact hole exposing the second portion of the first data short line along with the gate insulating layer, and the second contact hole partially exposing the data line. A protective layer having a third cutout on the first and second cutouts; 상기 보호층 상부에 형성되고 상기 제 1 콘택홀과 상기 제 2 콘택홀을 통해 상기 제 1 데이터 단락 배선 및 상기 데이터 배선과 각각 연결되어 있는 제 1 보조 패턴A first auxiliary pattern formed on the passivation layer and connected to the first data short circuit line and the data line through the first contact hole and the second contact hole, respectively; 을 포함하는 액정 표시 장치용 어레이 기판.Array substrate for a liquid crystal display device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 3 데이터 단락 배선과 데이터 배선 및 제 2 단락 패턴은 상기 제 2 데이터 단락 배선과 제 1 및 제 3 반도체 패턴, 그리고 제 1 단락 패턴과 동일한 모양을 가지는 액정 표시 장치용 어레이 기판.And the third data short wiring, the data wiring, and the second short pattern have the same shape as the second data short wiring, the first and third semiconductor patterns, and the first short pattern. 제 2 항에 있어서,The method of claim 2, 상기 제 1 보조 패턴은 상기 화소 전극과 동일한 물질로 이루어진 액정 표시 장치용 어레이 기판.And the first auxiliary pattern is made of the same material as the pixel electrode. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보조 패턴과 동일한 물질로 이루어지고 상기 제 1 데이터 단락 배선과 중첩하는 제 2 보조 패턴을 더 포함하는 액정 표시 장치용 어레이 기판.And a second auxiliary pattern made of the same material as the first auxiliary pattern and overlapping the first data short circuit line. 교차하는 게이트 배선과 데이터 배선, 상기 게이트 배선 및 데이터 배선에 연결되어 있는 박막 트랜지스터, 그리고 상기 박막 트랜지스터로부터 신호를 전달받는 화소 전극을 포함하는 액정 표시 장치용 어레이 기판의 제조 방법에 있어서,A method of manufacturing an array substrate for a liquid crystal display device, comprising: a gate line and a data line crossing, a thin film transistor connected to the gate line and the data line, and a pixel electrode receiving a signal from the thin film transistor. 기판을 구비하는 단계;Providing a substrate; 상기 게이트 배선과 동일한 물질로, 상기 게이트 배선과 나란한 제 1 부분과, 상기 제 1 부분에서 연장된 제 2 부분을 가지는 제 1 데이터 단락 배선을 형성하는 단계;Forming a first data shorting interconnect having a first portion parallel to the gate interconnection and a second portion extending from the first interconnection, the same material as the gate interconnection; 상기 제 1 데이터 단락 배선 상부에 게이트 절연막을 증착하는 단계;Depositing a gate insulating film on the first data short wiring; 상기 게이트 절연막 상부에 비정질 실리콘층과 금속층을 증착하는 단계;Depositing an amorphous silicon layer and a metal layer on the gate insulating layer; 상기 금속층과 비정질 실리콘층을 한번의 사진 식각 공정으로 식각하여 ㄱ) 상기 제 1 데이터 단락 배선과 나란하며 이격되어 있는 제 2 데이터 단락 배선,ㄴ) 상기 제 2 데이터 단락 배선에서 연장된 제 1 반도체 패턴 및 상기 제 1 반도체 패턴 사이의 제 2 반도체 패턴, ㄷ) 상기 제 1 및 제 2 반도체 패턴을 연결하는 제 1 단락 패턴, ㄹ) 상기 제 2 데이터 단락 패턴 상부의 제 3 데이터 단락 패턴, ㅁ) 상기 제 1 반도체 패턴 상부의 2n-1(n은 정수)번째 배선과 상기 제 2 반도체 패턴 상부의 2n번째 배선으로 이루어진 데이터 배선, 그리고 ㅂ) 상기 제 1 단락 패턴 상부에 제 1 절단부를 가지는 제 2 단락 패턴을 형성하는 단계;The metal layer and the amorphous silicon layer are etched in one photolithography process to a) a second data short wiring parallel to and spaced apart from the first data short wiring, b) a first semiconductor pattern extending from the second data short wiring And a second semiconductor pattern between the first semiconductor pattern, c) a first short circuit pattern connecting the first and second semiconductor patterns, d) a third data short circuit pattern above the second data short circuit pattern, A data line consisting of a 2n-1 (n is integer) wiring on the first semiconductor pattern and a 2n-th wiring on the second semiconductor pattern, and iii) a second short circuit having a first cutout on the first short-circuit pattern. Forming a pattern; 상기 데이터 배선이 형성된 기판 상부에 보호층을 형성하고 패터닝하여, 상기 제 1 절단부에 대응하며 상기 제 1 단락 패턴을 절단하는 제 2 절단부와 상기 제 1 데이터 단락 배선의 제 2 부분을 드러내는 제 1 콘택홀, 그리고 상기 데이터 배선을 드러내는 제 2 콘택홀을 형성하는 단계;A first contact is formed on the substrate on which the data line is formed and patterned to expose a second cutout portion corresponding to the first cutout portion and to cut the first short circuit pattern and a second portion of the first data short circuit wire. Forming a hole and a second contact hole exposing the data line; 상기 보호층 상부에 상기 제 1 콘택홀을 통해 상기 제 1 데이터 단락 배선과 연결되고, 상기 제 2 콘택홀을 통해 상기 데이터 배선과 연결되는 제 1 보조 패턴을 형성하는 단계Forming a first auxiliary pattern on the passivation layer and connected to the first data short circuit line through the first contact hole and to the data line through the second contact hole; 를 포함하는 액정 표시 장치용 어레이 기판의 제조 방법.Method of manufacturing an array substrate for a liquid crystal display device comprising a. 제 5 항에 있어서,The method of claim 5, 상기 사진 식각 공정은 상기 금속층 상부에 감광막을 도포하고 노광 및 현상하여 감광막 패턴을 형성하는 단계를 포함하며, 상기 감광막 패턴은 상기 제 1 및 제 2 단락 패턴에 대응하는 제 1 두께와 상기 제 1 절단부에 대응하며 상기 제 1두께보다 얇은 제 2 두께로 이루어지는 액정 표시 장치용 어레이 기판의 제조 방법.The photolithography process may include forming a photoresist pattern by coating, exposing and developing a photoresist on the metal layer, wherein the photoresist pattern has a first thickness corresponding to the first and second short circuit patterns and the first cutout. The manufacturing method of the array substrate for liquid crystal display devices which respond | corresponds and consists of a 2nd thickness thinner than a said 1st thickness. 제 6 항에 있어서,The method of claim 6, 상기 감광막의 노광은 상기 제 1 절단부에 대응하는 부분에 슬릿 패턴이 형성되어 있는 마스크를 이용하는 액정 표시 장치용 어레이 기판의 제조 방법.The exposure method of the said photosensitive film | membrane manufacturing method of the array substrate for liquid crystal display devices using the mask in which the slit pattern is formed in the part corresponding to the said 1st cut part. 제 6 항에 있어서,The method of claim 6, 상기 감광막의 노광은 상기 제 1 절단부에 대응하는 부분에 모자이크 패턴이 형성되어 있는 마스크를 이용하는 액정 표시 장치용 어레이 기판의 제조 방법.Exposure of the said photosensitive film is a manufacturing method of the array substrate for liquid crystal display devices using the mask in which the mosaic pattern is formed in the part corresponding to the said 1st cut part. 제 5 항에 있어서,The method of claim 5, 상기 제 1 보조 패턴을 형성하는 단계는 상기 제 1 데이터 단락 배선과 중첩하는 제 2 보조 패턴을 형성하는 단계를 포함하는 액정 표시 장치용 어레이 기판의 제조 방법.The forming of the first auxiliary pattern comprises forming a second auxiliary pattern overlapping the first data short circuit line.
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