KR20030033378A - Phase lock system using phase locked loop - Google Patents
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Abstract
Description
본 발명은 PLL(Phase Locked Loop; 이하, PLL이라 한다) 시스템에 관한 것으로, 보다 구체적으로는 핀 다이오드(Pin Diode) 스위치에 의하여 동작되는 두개의 필터를 사용하여 신호 주파수 도약시 보다 빠른 고착 시간과 전압 제어 발진기에서 발생되는 노이즈(noise)를 줄일 수 있는 피엘엘 위상 고착 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase locked loop (PLL) system, and more particularly, using two filters operated by a pin diode switch. The present invention relates to a PLL phase fastening system that can reduce noise generated in a voltage controlled oscillator.
일반적으로, TV, 통신 등의 분야에서는 디지탈 신호를 처리하기 위해 수신된 데이타에 동기되는 클럭 신호를 필요로 하는데, 이를 동기 검파 기술이라 한다. 이와 같이, 동기 검파를 하기 위한 회로에 있어서는 입력 신호의 주파수 및 위상에 동기한 연속 발진 출력을 얻기 위한 PLL(Phase Locked Loop) 회로가 사용된다.In general, in the fields of TV, communication, and the like, a clock signal synchronized with received data is required to process a digital signal, which is called a synchronous detection technique. As described above, in the circuit for synchronous detection, a PLL (Phase Locked Loop) circuit is used to obtain a continuous oscillation output synchronized with the frequency and phase of the input signal.
상기 PLL은 데이터 스트림 내에 속도조절 정보를 넣어 함께 전송하는 기법이며, 수신 측에서는 수신된 속도조절 정보에 자신의 로컬 클럭을 고정시킴으로써 신호 요소를 추출한다.The PLL is a technique of transmitting speed regulation information in a data stream and transmitting the same together, and a receiver extracts signal elements by fixing its local clock to the received speed regulation information.
도 1은 종래 기술에 따른 PLL 회로의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of a PLL circuit according to the prior art.
도 1에 도시한 바와 같이, 위상 비교기(101)는 승산기로 구성하고, 입력되는 2개의 신호의 차에 해당되는 신호를 출력한다. 루프 필터(102)는 저역 통과 필터(Low Pass Filter: 이하, LPF라 한다)로 구성되고, 입력되는 상기 위상 비교기(101)로부터의 차 신호를 평활한다. 전압 제어 발진기(Voltage Controlled Oscillator: 이하, VCO라 한다)는 LC 발진기 등을 포함하고, 입력되는 신호에 기초해서 발진 주파수를 가변 한다.As shown in Fig. 1, the phase comparator 101 constitutes a multiplier and outputs a signal corresponding to the difference between two input signals. The loop filter 102 is composed of a low pass filter (hereinafter referred to as LPF), and smoothes the difference signal from the phase comparator 101 to be input. Voltage controlled oscillator (hereinafter referred to as VCO) includes an LC oscillator and the like and varies the oscillation frequency based on the input signal.
또한, 상기 위상 비교기(101)로 입력 신호 및 전압 제어 발진기로부터의 신호가 입력된다. 따라서, 이 회로는 상기 위상 비교기로 입력되는 2개의 신호의 차를 감소시키도록 동작하고, 상기 전압 제어 발진기의 출력 신호가 입력 신호와 동일한 주파수로 동기된다. 그래서, 상기 전압 제어 발진기의 출력 신호를 이용해서 동기 검파 등이 가능하게 된다.In addition, an input signal and a signal from a voltage controlled oscillator are input to the phase comparator 101. Thus, the circuit operates to reduce the difference between the two signals input to the phase comparator, and the output signal of the voltage controlled oscillator is synchronized at the same frequency as the input signal. Thus, synchronous detection and the like are possible using the output signal of the voltage controlled oscillator.
특히, 통신 중에 주파수 도약을 하기 위하여 사용되는 경우에는 기준(reference) 주파수(Frequency)와 중간(intermediate) 주파수(Frequency)의 오차 전압은 상기 루프 필터(102)를 통해 상기 전압 제어 발진기(103)에 공급되고,상기 전압 제어 발진기(103)의 출력 주파수는 궤환 회로에 의해서 중간 주파수로 분주 된다. 따라서, 안정된 주파수 생성이 가능하였다.In particular, when used for frequency hopping during communication, an error voltage between a reference frequency and an intermediate frequency is transmitted to the voltage controlled oscillator 103 through the loop filter 102. The output frequency of the voltage controlled oscillator 103 is divided by the feedback circuit at an intermediate frequency. Thus, stable frequency generation was possible.
상기에서 설명한 PLL 회로를 무전기의 주파수 도약에 사용될 경우에는 도약되는 주파수에 맞도록 여러 번의 도약을 발생시켜 전압 제어 발진기의 발진 주파수를 동기화 시켰다.When the PLL circuit described above is used for the frequency hopping of the radio, the oscillation frequency of the voltage controlled oscillator is synchronized by generating several hopping to match the frequency of hopping.
그러나, 종래의 PLL 회로는 안정된 주파수를 생성할 수 있는 장점이 있는 반면, 위상 고착(locking) 시간이 매우 긴 단점이 있었다.However, the conventional PLL circuit has the advantage of generating a stable frequency, while the phase locking time is very long disadvantage.
또한, 이러한 위상 고착 시간을 단축하기 위하여는 루프 필터의 대역폭을 넓혀야 하는데, 이럴 경우에는 전압 제어 발진기에 많은 노이즈 신호가 포함되게 되는 문제가 발생한다. 특히, 주파수 도약의 수가 많아질수록 고착 시간과 노이즈 문제는 더욱 큰 문제가 된다.In addition, in order to shorten the phase settling time, the bandwidth of the loop filter should be widened. In this case, a problem arises in that a large amount of noise signals are included in the voltage controlled oscillator. In particular, the greater the number of frequency hopping, the greater the settling time and noise problems.
아울러, 상기에서 설명한 종래의 PLL 회로에서는 루프 필터의 대역 폭을 자유롭게 조절하기 어렵다.In addition, in the conventional PLL circuit described above, it is difficult to freely adjust the bandwidth of the loop filter.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, PLL 회로의 루프 필터에 넓은 대역 폭을 갖는 LPF와 좁은 대역 폭을 갖는 LPF를 병렬로 연결한 회로를 삽입하고, 이를 스위칭 속도가 빠른 핀 다이오드 스위치로 조절하여 빠른 고착 신간과 적은 노이즈가 포함된 VCO 출력을 얻을 수 있는 피엘엘 위상 고착 시스템을 제공함에 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, inserting a circuit in which the LPF having a wide bandwidth and the LPF having a narrow bandwidth in parallel to the loop filter of the PLL circuit, the switching speed is The objective is to provide a PLL phase fastening system that can be controlled by a fast pin diode switch to obtain a VCO output with fast settling speed and low noise.
도 1은 종래 기술에 따른 PLL 회로의 구성을 도시한 블럭도.1 is a block diagram showing the configuration of a PLL circuit according to the prior art.
도 2는 본 발명에 따른 PLL 위상 고착 시스템을 도시한 블럭도.2 is a block diagram illustrating a PLL phase lock system in accordance with the present invention.
도 3은 상기 도 2의 루프 필터의 구성을 도시한 블럭도.3 is a block diagram showing the configuration of the loop filter of FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
201: 위상 비교기 202: 루프 필터201: phase comparator 202: loop filter
203: 제어기 204: 전압 제어 발진기203: controller 204: voltage controlled oscillator
205: 합산기 206: 분주기205: summer 206: divider
상기한 목적을 달성하기 위한, 본 발명에 따른 피엘엘 위상 고착 시스템은,In order to achieve the above object, the PEL phase fastening system according to the present invention,
기준 주파수를 갖는 신호와 중간 주파수 신호를 비교하는 위상 비교기;A phase comparator for comparing the signal having a reference frequency with the intermediate frequency signal;
상기 위상 비교기로부터 출력되는 2개 신호의 차 신호를 평활하기 위한 루프 필터;A loop filter for smoothing the difference signal between the two signals output from the phase comparator;
상기 루프 필터에서 평활된 신호에 따라 발진 주파수를 변화시키는 전압 제어 발진기;A voltage controlled oscillator for changing an oscillation frequency according to the signal smoothed in the loop filter;
상기 전압 제어 발진기로부터 출력되는 신호를 합산하는 합산기;A summer for summing signals output from the voltage controlled oscillator;
상기 합산기에서 출력되는 발진 주파수 신호를 1/N로 분주하는 분주기; 및A divider for dividing the oscillation frequency signal output from the adder at 1 / N; And
상기 루프 필터를 제어하여 대역폭을 조절하는 제어기를 포함하는 것을 특징으로 한다.It characterized in that it comprises a controller for controlling the loop filter to adjust the bandwidth.
여기서, 상기 루프 필터는 대역폭이 넓은 제 1 LPF와 대역폭이 좁은 제 2 LPF가 병렬로 연결되고, 상기 제 1 LPF와 제 2 LPF는 각각 핀 다이오드 스위치에 의하여 조절되는 것을 특징으로 한다.The loop filter may include a first LPF having a wide bandwidth and a second LPF having a narrow bandwidth, connected in parallel, and the first LPF and the second LPF may be controlled by a pin diode switch, respectively.
본 발명에 의하면, 대역폭이 큰 LPF에 의하여 고착 시간을 빠르게 한 다음, 핀 다이오드 스위치의 빠른 스위칭에 의하여 대역폭이 좁은 LPF로 바꾸어 전압 제어 발진기에 발생되는 노이즈 발생을 줄였다.According to the present invention, the fastening time is fastened by the LPF having a large bandwidth, and then the LPF is narrowed by the fast switching of the pin diode switch to reduce the noise generated in the voltage controlled oscillator.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시 예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 PLL 위상 고착 시스템을 도시한 블럭도이다.2 is a block diagram illustrating a PLL phase lock system in accordance with the present invention.
도 2에 도시된 바와 같이, PLL 위상 고착 시스템은 입력되는 2개의 신호의차에 대한 신호를 출력하는 위상 비교기(201)와, 상기 위상 비교기(201)에서 출력되는 차 신호를 평활하기 위하여 대역 폭이 상이한 LPF가 병렬로 연결된 루프 필터(202)와 상기 루프 필터(202)를 제어하기 위한 제어기(203)와, 입력되는 신호에 따라 발진 주파수를 가변하는 전압 제어 발진기(VCO)와, 상기 전압 제어 발진기(VCO)에서 출력되는 신호의 보다 정확한 동기화를 위한 합산기(205) 및 분주기(206)가 궤환 루프 형태로 되어 있다.As shown in FIG. 2, the PLL phase fastening system has a phase comparator 201 for outputting a signal for a difference between two input signals, and a bandwidth for smoothing a difference signal output from the phase comparator 201. A controller 203 for controlling the loop filter 202 and the loop filter 202 in which different LPFs are connected in parallel, a voltage controlled oscillator VCO varying an oscillation frequency according to an input signal, and the voltage control A summer 205 and a divider 206 for the more accurate synchronization of the signal output from the oscillator VCO are in the form of a feedback loop.
도 3은 상기 도 2의 루프 필터의 구성을 도시한 블럭도이다.3 is a block diagram showing the configuration of the loop filter of FIG.
도 3에 도시된 바와 같이, 상기 루프 필터(202)는 두개의 서로 상이한 대역폭을 갖는 제 1 LPF(301)와 제 2 LPF(302)가 병렬로 연결되어 있고, 각각의 LPF들(301, 302)은 핀 다이오드 스위치(303)에 의하여 제어된다. 상기 제 1 LPF(301)는 대역폭이 넓은 필터이고, 상기 제 2 LPF(302)는 대역 폭이 좁은 필터이다.As shown in FIG. 3, the loop filter 202 has a first LPF 301 and a second LPF 302 having two different bandwidths connected in parallel, and respective LPFs 301 and 302. ) Is controlled by the pin diode switch 303. The first LPF 301 is a wide bandwidth filter, and the second LPF 302 is a narrow bandwidth filter.
또한, 상기 제 1 LPF(301)와 제 2 LPF(302)는 서로 병렬로 되어 있기 때문에 상기 제어기(203)에 의하여 상기 핀 다이오드 스위치(303)가 온(ON), 오프(OFF) 동작을 한다.In addition, since the first LPF 301 and the second LPF 302 are in parallel with each other, the pin diode switch 303 is turned on and off by the controller 203. .
상기 도 2와 도 3에서 설명한 PLL 위상 고착 시스템은 다음과 같이 동작한다.The PLL phase fastening system described with reference to FIGS. 2 and 3 operates as follows.
먼저, 상기 위상 비교기(201)를 통하여 입력 신호가 들어오면, 상기 위상 비교기(201)는 신호들의 차 신호를 평활 한다. 상기 평활된 신호는 상기 제 1 LPF와 제 2 LPF가 병렬로 연결되어 구성된 상기 루프 필터에 입력되는데, 먼저, 고착 시간이 빠른 제 1 LPF(301)를 필터로 사용하여, 상기 전압 제어 발진기(204)에서 발진기 신호를 출력시킨 다음, 상기 제어기의 조절에 의하여 상기 제 1 LPF의 핀 다이오드 스위치(303)가 오프(off)된다.First, when an input signal is input through the phase comparator 201, the phase comparator 201 smoothes a difference signal of signals. The smoothed signal is input to the loop filter in which the first LPF and the second LPF are connected in parallel. First, the voltage controlled oscillator 204 using the first fast LPF 301 as a filter is used as a filter. After outputting an oscillator signal, the pin diode switch 303 of the first LPF is turned off by adjusting the controller.
동시에 상기 제 2 LPF의 핀 다이오드 스위치는 온(ON) 상태가 되어, 상기 루프 필터(202)는 상기 제 1 LPF(301)보다 대역 폭이 좁은 제 2 LPF(302) 만이 사용되게 된다. 이렇게 필터의 대역 폭이 좁게되면 넓은 대역 폭의 필터를 통과해서 발생되는 주파수 발진 신호에 노이즈 신호가 제거된다.At the same time, the pin diode switch of the second LPF is turned on, so that the loop filter 202 uses only the second LPF 302 having a narrower bandwidth than the first LPF 301. When the bandwidth of the filter is narrowed, the noise signal is removed from the frequency oscillation signal generated through the wide bandwidth filter.
또한, 상기 위상비교기에서 평활된 신호는 상기 제 1 LPF(301)의 넓은 대역폭을 따라 동작하므로 빠른 고착 시간 동안에 안정된 발진 주파수를 생성하게 된다. 그런 다음, 상기 제어기(203)를 통하여 상기 제 1 LPF(301)의 핀 다이오드 스위치(303)가 오픈되고, 상기 제 2 LPF(302)의 핀 다이오드 스위치(303)가 단락되어 고착 후에는 좁은 LPF만을 필터로 사용할 수 있게 한다. 이렇게, 고착된 후 좁은 LPF를 사용하게 되면, 넓은 LPF를 사용할 때 발생하였던 노이즈를 줄일 수 있게된다.In addition, the smoothed signal in the phase comparator operates along the wide bandwidth of the first LPF 301, thereby generating a stable oscillation frequency during a fast settling time. Then, the pin diode switch 303 of the first LPF 301 is opened through the controller 203, and the pin diode switch 303 of the second LPF 302 is short-circuited and fixed after narrowing. Only use it as a filter. In this way, when the narrow LPF is used after being fixed, noise generated when the wide LPF is used can be reduced.
상기 VCO에서 발생되는 신호의 주파수를 정밀하게 조절하기 위하여 다른 신호를 합산하고, 합산된 신호를 1/N의 분주시켜 상기 위상 필터로 궤환되도록 하였다.In order to precisely adjust the frequency of the signal generated in the VCO, other signals were added, and the summed signals were divided by 1 / N to be fed back to the phase filter.
이러한, 시스템은 특히 많은 주파수 도약을 필요로 하는 통신 기술에서 유용하다.Such a system is particularly useful in communication technologies that require a lot of frequency hopping.
이상에서 자세히 설명된 바와 같이, 본 발명은 피엘엘 회로에 사용되는 루프 필터에 서로 다른 대역폭을 갖는 LPF를 병렬로 연결하여 빠른 고착 시간과 노이즈 발생을 줄인 효과가 있다.As described in detail above, the present invention has the effect of reducing fast settling time and noise by connecting LPFs having different bandwidths in parallel to loop filters used in the PEL circuit.
또한, 본 발명에서 사용되는 루프 필터는 핀 다이오드 스위치와 제어기에 의하여 조절할 수 있으므로, 다양한 대역폭을 갖는 LPF를 사용할 수 있는 이점이 있다.In addition, since the loop filter used in the present invention can be adjusted by a pin diode switch and a controller, there is an advantage that LPF having various bandwidths can be used.
본 발명은 상기한 실시 예에 한정되지 않고, 이하 청구 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.The present invention is not limited to the above-described embodiments, and various changes can be made by those skilled in the art without departing from the gist of the present invention as claimed in the following claims.
Claims (3)
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| KR1020010065125A KR20030033378A (en) | 2001-10-22 | 2001-10-22 | Phase lock system using phase locked loop |
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| KR1020010065125A KR20030033378A (en) | 2001-10-22 | 2001-10-22 | Phase lock system using phase locked loop |
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| KR (1) | KR20030033378A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862509B1 (en) * | 2007-03-09 | 2008-10-08 | 삼성전기주식회사 | Phase locked loop having stack structure for low power |
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2001
- 2001-10-22 KR KR1020010065125A patent/KR20030033378A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862509B1 (en) * | 2007-03-09 | 2008-10-08 | 삼성전기주식회사 | Phase locked loop having stack structure for low power |
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