KR20030031661A - Test piece for analysis semiconductor chip and the manufacturing method - Google Patents

Test piece for analysis semiconductor chip and the manufacturing method Download PDF

Info

Publication number
KR20030031661A
KR20030031661A KR1020010063405A KR20010063405A KR20030031661A KR 20030031661 A KR20030031661 A KR 20030031661A KR 1020010063405 A KR1020010063405 A KR 1020010063405A KR 20010063405 A KR20010063405 A KR 20010063405A KR 20030031661 A KR20030031661 A KR 20030031661A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
package
pad
bonding wire
bonding
Prior art date
Application number
KR1020010063405A
Other languages
Korean (ko)
Inventor
김일태
김영근
김승환
김규철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020010063405A priority Critical patent/KR20030031661A/en
Publication of KR20030031661A publication Critical patent/KR20030031661A/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

PURPOSE: A test piece for analyzing a semiconductor chip and a fabricating method thereof are provided to exclude an undesirable influence due to the heat or chemicals by grinding a bottom portion of a semiconductor package and performing an analyzing process for an exposed semiconductor chip and an exposed bonding wire. CONSTITUTION: A semiconductor chip package has a grinded bottom surface. The first bonding wire(16) is exposed on the grinded bottom surface of the semiconductor chip package. An insulating adhesive portion(8) is inserted between an upper surface of the semiconductor chip package and a package pad(14). The second bonding wire(18) is used for connecting electrically the exposed portion of the first bonding wire(16) with the second bonding pad(22). The package pad(14) is formed with a ceramic pad.

Description

반도체 칩 분석용 시편과 그 제조 방법{Test piece for analysis semiconductor chip and the manufacturing method}Test piece for analysis semiconductor chip and the manufacturing method

본 발명은 완성된 반도체 칩 패키지 내의 반도체 칩 상태를 분석하기 위한 반도체 칩 분석용 시편과 그 제조 방법에 관한 것으로, 상세하게는 하부면이 그라인딩되어 본딩 와이어가 노출된 반도체 칩 패키지, 복수개의 제 2 본딩 패드가 형성된 패키지 패드, 반도체 칩 패키지의 상부면과 패키지 패드 사이에 개재되는 절연성 접착 수단 및 본딩 와이어의 노출된 단면과 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편과 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a specimen for analyzing a semiconductor chip for analyzing the state of a semiconductor chip in a completed semiconductor chip package and a method of manufacturing the same. A package pad having a bonding pad formed thereon, insulating adhesive means interposed between the top surface of the semiconductor chip package and the package pad, and a second bonding wire electrically connecting the exposed end surface of the bonding wire and the second bonding pad; A test piece for semiconductor chip analysis and a manufacturing method thereof.

반도체 칩 패키지에 발생하는 불량에 대한 분석을 하기 위해서는 반도체 칩 패키지 내에 성형 봉지재에 의해 봉지되어 있는 반도체 칩과 본딩 와이어 등을 그 상태 그대로 노출시킬 수 있어야 하는데, 종래에는 반도체 칩 패키지에 열 또는 화학 약품 등을 가하여 성형 봉지재를 반도체 칩 패키지로부터 분리해내는 디캡 (decap) 과정을 통하여 그렇게 할 수 있었다. 하지만, 디캡 과정을 통하여 성형 봉지재를 반도체 칩으로부터 분리해내는 것은 그 과정 자체도 그리 용이하지 않을 뿐더러, 특히, 근래에서 처럼 전자 기기의 소형 경량화 추세에 따라 소형 경량화에는 유리하나 열 또는 화학 약품 등에는 취약한 소재를 많이 포함하는 구조로 되어 있는 반도체 칩 패키지에는 그 적용이 곤란하게 되었다. 예를 들어, 최근의 반도체 칩 패키지에는 금속제의 리드프레임(lead frame) 대신에 테입 또는 피씨비(pcb)가 많이 사용되고 있는데, 이러한 테입 및 피씨비는 열을 가하거나 화학 약품을 이용하여 처리할 경우 그 형상 및 특성이 변화될 수 있으며, 그러한 점들은 반도체 칩의 특성에 영향을 미칠 수 있다. 또한, 종래의 리드(lead) 대신에 많이 사용되고 있는 솔더 볼 등도 가열 등에 의하여 그 형상 및 특성이 변화될 수 있기 때문에 이 역시 분석하고자 하는 반도체 칩에 영향을 미칠 수 있다. 이러한 점들로 인해 반도체 칩 패키지의 제품 불량에 대한 신속하고도 정확한 분석을 진행할 수 없기 때문에 분석에 있어서 많은 시간적, 경제적 손실 등이 발생할 수 있다.In order to analyze defects occurring in the semiconductor chip package, the semiconductor chip and the bonding wire, which are encapsulated by the molding encapsulant in the semiconductor chip package, must be exposed as it is. This could be done through a decap process that separates the molding encapsulant from the semiconductor chip package by adding a chemical or the like. However, the process of separating the encapsulant from the semiconductor chip through the decap process is not very easy, and in particular, as the size of electronic devices has become smaller and lighter than in recent years, it is advantageous to reduce the size of the encapsulation material from the semiconductor chip. Is difficult to apply to a semiconductor chip package having a structure containing a large number of vulnerable materials. For example, in recent semiconductor chip packages, tapes or PCBs are often used instead of metal lead frames. Such tapes and PCBs have a shape when treated with heat or chemicals. And characteristics may be changed, and such points may affect the characteristics of the semiconductor chip. In addition, since the shape and characteristics of solder balls, which are used instead of the conventional leads, may be changed by heating or the like, this may also affect the semiconductor chip to be analyzed. These problems can cause a lot of time and economic loss in the analysis because it is impossible to perform a quick and accurate analysis of product defects of the semiconductor chip package.

따라서, 본 발명은 종래의 열 또는 화학 약품 등을 사용한 디캡 과정을 통해 제작된 반도체 칩 분석용 시편에 비해 그 제작이 더욱 신속하고 용이하며 반도체 칩과 본딩 와이어 등에 대한 영향이 적은 반도체 칩 분석용 시편과 그 제작 방법의 제공을 그 목적으로 한다.Therefore, the present invention is faster and easier to manufacture than a semiconductor chip analysis specimen manufactured through a decap process using conventional heat or chemicals, and a semiconductor chip analysis specimen having less influence on semiconductor chips and bonding wires. And the production method thereof.

도 1은 반도체 칩 패키지(semiconductor chip package)의 구조를 보여주는 종단면도,1 is a longitudinal cross-sectional view showing the structure of a semiconductor chip package (semiconductor chip package),

도 2는 반도체 칩 패키지의 하부면이 그라인딩(grinding)된 모습을 보여주는 종단면도,FIG. 2 is a longitudinal cross-sectional view illustrating a bottom surface of a semiconductor chip package being ground;

도 3은 그라인딩된 반도체 칩 패키지의 하부면을 보여주는 평면도,3 is a plan view showing a bottom surface of the ground semiconductor chip package;

도 4는 그라인딩된 반도체 칩 패키지를 패키지 패드(package pad)에 부착한 모습을 보여주는 평면도,FIG. 4 is a plan view illustrating a method of attaching a ground semiconductor chip package to a package pad; FIG.

도 5는 반도체 칩 패키지가 부착되고 제 2 본딩 와이어(bonding wire)의 본딩(bonding)까지 진행된 패키지 패드의 모습을 보여주는 종단면도,FIG. 5 is a longitudinal cross-sectional view illustrating a package pad to which a semiconductor chip package is attached and which proceeds to bonding of a second bonding wire; FIG.

도 6은 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 평면도이다.FIG. 6 is a plan view illustrating a package pad to which a semiconductor chip package is attached and which proceeds to bonding of a second bonding wire. FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

2 : 제 1 반도체 칩 4 : 제 2 반도체 칩2: first semiconductor chip 4: second semiconductor chip

6 : 성형 봉지 재료 8 : 접착 수단6: molding bag material 8: adhesive means

10 : 테입(tape) 12 : 솔더 볼(solder ball)10: tape 12: solder ball

14 : 패키지 패드(package pad) 16 : 본딩 와이어(bonding wire)14 package pad 16 bonding wire

18 : 제 2 본딩 와이어 20 : 본딩 패드(bonding pad)18: second bonding wire 20: bonding pad (bonding pad)

22 : 제 2 본딩 패드22: second bonding pad

이러한 목적을 달성하기 위하여, 본 발명은 하부면이 그라인딩되어 본딩 와이어가 노출된 반도체 칩 패키지, 복수개의 제 2 본딩 패드가 형성된 패키지 패드, 반도체 칩 패키지의 상부면과 패키지 패드 사이에 개재되는 절연성 접착 수단 및 본딩 와이어의 노출된 단면과 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편과, 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점까지 반도체 칩 패키지의 하부면을 그라인딩하는 단계, 그라인딩된 하부면을 연마하는 단계, 반도체 칩 패키지의 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드가 형성된 패키지 패드에 부착하는 단계, 노출된 본딩 와이어의 단면과 제 2 본딩 패드 사이를 제 2 본딩 와이어를 이용하여 전기적으로 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a semiconductor chip package in which a bottom surface is ground to expose a bonding wire, a package pad having a plurality of second bonding pads, and an insulating adhesive interposed between the top surface of the semiconductor chip package and the package pad. And a second bonding wire electrically connecting the exposed end face of the means and the bonding wire to the second bonding pad, and to the point where the bonding wire of the semiconductor chip to be analyzed is exposed. Grinding the lower surface of the semiconductor chip package, polishing the ground bottom surface, attaching the upper surface of the semiconductor chip package to the package pad on which the plurality of second bonding pads are formed, the exposed bonding wire The second bonding wire is electrically connected between the end face and the second bonding pad of the It provides a method for preparing a specimen for analysis of a semiconductor chip comprising the steps of.

이하 도면을 참조하여 본 발명에 따른 반도체 칩 분석용 시편 및 그 제조 방법을 상세히 설명한다.Hereinafter, a semiconductor chip analysis specimen and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 반도체 칩 패키지의 구조를 보여주는 종단면도이고, 도 2는 반도체 칩 패키지의 하부면이 그라인딩된 모습을 보여주는 종단면도이며, 도 3은 그라인딩된 반도체 칩 패키지의 하부면을 보여주는 평면도이다. 또한, 도 4는 그라인딩된 반도체 칩 패키지를 패키지 패드에 부착한 모습을 보여주는 평면도이고, 도 5는 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 종단면도이며, 도 6은 반도체 칩 패키지가 부착되고 제 2 본딩 와이어의 본딩까지 진행된 패키지 패드의 모습을 보여주는 평면도이다.1 is a longitudinal cross-sectional view illustrating a structure of a semiconductor chip package, FIG. 2 is a longitudinal cross-sectional view illustrating a bottom surface of a semiconductor chip package, and FIG. 3 is a plan view illustrating a bottom surface of a ground semiconductor chip package. In addition, FIG. 4 is a plan view showing a bonded semiconductor chip package attached to a package pad, and FIG. 5 is a longitudinal cross-sectional view showing a package pad attached to a semiconductor chip package and bonded to a second bonding wire. FIG. 6 is a plan view illustrating a package pad to which a semiconductor chip package is attached and which is advanced to bonding of a second bonding wire. FIG.

도 1에서는 반도체 칩 패키지 중 스택 칩 패키지(stack chip package)의 일반적인 구조, 즉, 테입(10)에 절연성 접착 수단(8)을 통하여 부착되어 있는 제 1 반도체 칩(2)과, 제 1 반도체 칩(2)의 상부에 역시 절연성 접착 수단(8)을 통하여 부착되어 있는 제 2 반도체 칩(4)과, 각 반도체 칩들(2, 4)에 형성되어 있는 복수개의 본딩 패드(20)와, 테입(10)에 형성되어 있는 복수개의 솔더 볼(12)들과, 본딩 패드(20)들과 솔더 볼(12)들을 전기적으로 접속하는 본딩 와이어(16)들 및 이들을 봉지하는 성형 봉지 재료(6)를 포함하는 구조를 보여주고 있는데, 복수개의 반도체 칩으로 구성되는 멀티 칩 패키지나 하나의 반도체 칩으로 구성된 싱글 칩 패키지의 경우에도 반도체 칩의 수와 그 배치에 차이가 있을 뿐 기본적인 구조의 개념은 이와 동일하다고 볼 수 있다. 이러한 구조를 갖는 반도체 칩 패키지의 분석을 위해서 반도체 칩 패키지의 하부면으로부터 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점, 예를 들어, 도에서 A로 표시된 부분까지 그라인딩을 실시한다. 그라인딩 후의 반도체 칩 패키지는 도 2와 도 3에 보여지는 바와 같은 종단면과 평면을 보여주게 된다. 그라인딩된 반도체 칩 패키지의 하부면은 좀 더 평탄하게 하기 위하여 연마를 실시하고, 연마가 끝나면 반도체 칩 패키지를 도 4에 나타낸 것과 같이 그라인딩되지 않은 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드(22)가 형성된 패키지 패드(14)의 중앙부에 부착한다. 그 후, 반도체 칩 패키지의 그라인딩된 하부면에 노출되어 있는 본딩 와이어(16)의 단면과 패키지 패드(14) 상에 형성되어 있는 제 2 본딩 패드 사이를 제 2 본딩 와이어(18)를 이용하여 전기적으로 접속한다. 이렇게 함으로써 반도체 칩 분석용 시편이 완성되며, 도 5와 도 6에 그 종단면과 평면이 나타나 있다. 패키지 패드(14)로는 내구성이 좋고 절연성이 좋은 세라믹 패드(ceramic pad)를 사용하는 것이 바람직하지만, 그것에 한정되지는 않는다. 또한, 본 발명은 반도체 칩이 상하로 적층된 스택 칩 패키지를 대상으로 설명하였으나, 반도체 칩의 구조가 상하로 적층되었다는 것에 한정되지 않고, 반도체 칩이 평면상에 배치되는 멀티 칩 패키지나 싱글 칩 패키지 등과 같은 다른 반도체 칩 패키지에도 그 적용이 가능하다.In FIG. 1, a general structure of a stack chip package among semiconductor chip packages, that is, a first semiconductor chip 2 attached to a tape 10 through an insulating adhesive means 8, and a first semiconductor chip (2) the second semiconductor chip (4), which is also attached to the upper part through the insulating adhesive means (8), the plurality of bonding pads (20) formed on the semiconductor chips (2, 4), and the tape ( 10, a plurality of solder balls 12, bonding pads 20 and bonding wires 16 electrically connecting the solder balls 12, and a molding encapsulation material 6 sealing them. In the case of a multi-chip package composed of a plurality of semiconductor chips or a single chip package composed of a single semiconductor chip, the number and arrangement of semiconductor chips are different, but the concept of the basic structure is the same. It can be said that. For the analysis of the semiconductor chip package having such a structure, grinding is performed from the bottom surface of the semiconductor chip package to a point where the bonding wire of the semiconductor chip to be analyzed is exposed, for example, a portion indicated by A in the figure. The semiconductor chip package after grinding shows a longitudinal section and a plane as shown in FIGS. 2 and 3. The lower surface of the ground semiconductor chip package is polished to make it more flat. After polishing, the plurality of second bonding pads are formed by using the ungrounded upper surface as the adhesive surface as shown in FIG. 4. 22 is attached to the center portion of the formed package pad 14. Then, the second bonding wire 18 is electrically connected between the end surface of the bonding wire 16 exposed on the ground bottom surface of the semiconductor chip package and the second bonding pad formed on the package pad 14. Connect with This completes a semiconductor chip analysis specimen, and its longitudinal section and plane are shown in FIGS. 5 and 6. As the package pad 14, it is preferable to use a ceramic pad having high durability and good insulating property, but the present invention is not limited thereto. In addition, although the present invention has been described with respect to a stack chip package in which semiconductor chips are stacked up and down, the present invention is not limited to a structure in which semiconductor chips are stacked up and down. The application is also applicable to other semiconductor chip packages such as these.

이와 같이, 본 발명에 따른 반도체 칩 분석용 시편과 그 제조 방법에 따르면, 반도체 칩 패키지의 하부면을 그라인딩하여 내부 반도체 칩 및 본딩 와이어를 노출시켜 분석을 실시하게되므로, 열 또는 화학 약품의 사용에 의해 발생할 수 있는 반도체 칩에의 바람직하지 못한 영향을 배제할 수 있고 분석을 위한 진행도 용이하기 때문에 신속하고 정확한 분석 진행을 기대할 수 있다.As described above, according to the semiconductor chip analysis specimen and the method of manufacturing the same, the lower surface of the semiconductor chip package is ground to expose the internal semiconductor chip and the bonding wire, so that the analysis is performed. Undesirable effects on the semiconductor chip that may occur due to this can be eliminated, and progress for analysis is easy, so that a rapid and accurate analysis progress can be expected.

Claims (4)

하부면이 그라인딩(grinding)되어 본딩 와이어(bonding wire)가 노출된 반도체 칩 패키지(semiconductor chip package);와,A semiconductor chip package in which a lower surface is ground and a bonding wire is exposed; and 복수개의 제 2 본딩 패드(bonding pad)가 형성된 패키지 패드(package pad);와,A package pad having a plurality of second bonding pads formed therein; and 상기 반도체 칩 패키지의 상부면과 상기 패키지 패드 사이에 개재되는 절연성 접착 수단; 및Insulating adhesive means interposed between an upper surface of the semiconductor chip package and the package pad; And 상기 본딩 와이어의 노출된 단면과 상기 제 2 본딩 패드 사이를 전기적으로 접속하는 제 2 본딩 와이어;를A second bonding wire electrically connecting between the exposed end surface of the bonding wire and the second bonding pad; 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편(Test piece for analysis semiconductor chip).A test piece for analysis semiconductor chip, characterized in that it comprises a (Test piece for analysis semiconductor chip). 제 1항에 있어서, 상기 패키지 패드로 세라믹 패드(ceramic pad)를 사용하는 것을 특징으로 하는 반도체 칩 분석용 시편.The test piece for semiconductor chip analysis according to claim 1, wherein a ceramic pad is used as the package pad. 분석하고자 하는 반도체 칩의 본딩 와이어가 노출되는 지점까지 반도체 칩 패키지의 하부면을 그라인딩하는 단계;Grinding the bottom surface of the semiconductor chip package to a point where the bonding wire of the semiconductor chip to be analyzed is exposed; 그라인딩된 하부면을 연마하는 단계;Polishing the ground bottom surface; 상기 반도체 칩 패키지의 상부면을 접착면으로 하여 복수개의 제 2 본딩 패드가 형성된 패키지 패드에 부착하는 단계;Attaching the upper surface of the semiconductor chip package as an adhesive surface to a package pad having a plurality of second bonding pads formed thereon; 노출된 본딩 와이어의 단면과 상기 제 2 본딩 패드 사이를 제 2 본딩 와이어를 이용하여 전기적으로 접속하는 단계;를Electrically connecting a cross section of the exposed bonding wire and the second bonding pad using a second bonding wire; 포함하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법.Method of manufacturing a test piece for semiconductor chip analysis comprising a. 제 3항에 있어서, 상기 패키지 패드로 세라믹 패드를 사용하는 것을 특징으로 하는 반도체 칩 분석용 시편의 제조 방법.The method of claim 3, wherein a ceramic pad is used as the package pad.
KR1020010063405A 2001-10-15 2001-10-15 Test piece for analysis semiconductor chip and the manufacturing method KR20030031661A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010063405A KR20030031661A (en) 2001-10-15 2001-10-15 Test piece for analysis semiconductor chip and the manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010063405A KR20030031661A (en) 2001-10-15 2001-10-15 Test piece for analysis semiconductor chip and the manufacturing method

Publications (1)

Publication Number Publication Date
KR20030031661A true KR20030031661A (en) 2003-04-23

Family

ID=29564655

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010063405A KR20030031661A (en) 2001-10-15 2001-10-15 Test piece for analysis semiconductor chip and the manufacturing method

Country Status (1)

Country Link
KR (1) KR20030031661A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220106538A (en) 2021-01-22 2022-07-29 강훈서 unheating type separating methods for Semiconductor Package using the Polishing technique

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220106538A (en) 2021-01-22 2022-07-29 강훈서 unheating type separating methods for Semiconductor Package using the Polishing technique

Similar Documents

Publication Publication Date Title
US11239128B2 (en) Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US10861824B2 (en) Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US6548376B2 (en) Methods of thinning microelectronic workpieces
TW502349B (en) Semiconductor device and packaging method thereof
US9490237B2 (en) Semiconductor package including a plurality of chips
US7378298B2 (en) Method of making stacked die package
US6529022B2 (en) Wafer testing interposer for a conventional package
US20100320585A1 (en) Packaged integrated circuit devices with through-body conductive vias, and methods of making same
US11367667B2 (en) Build-up package for integrated circuit devices, and methods of making same
TW201921532A (en) Semiconductor device
US20200343168A1 (en) Lead stabilization in semiconductor packages
US20120326306A1 (en) Pop package and manufacturing method thereof
KR20010037257A (en) manufacturing method of semiconductor package
US11004776B2 (en) Semiconductor device with frame having arms and related methods
CN1477690A (en) Test method of complex semiconductor packaged structure
JP3474858B2 (en) Baseless semiconductor device and method of manufacturing the same
KR20040078358A (en) Test vehicle ball grid array package
KR20030031661A (en) Test piece for analysis semiconductor chip and the manufacturing method
JPWO2004030075A1 (en) Manufacturing method of semiconductor device
KR100801608B1 (en) Method for preventing the overflowing of molding compound during fabricating package device
US7579680B2 (en) Packaging system for semiconductor devices
JP4452767B2 (en) Semiconductor device and manufacturing method thereof
KR0155441B1 (en) Semiconductor package
JP2004031946A (en) Semiconductor device and its manufacturing method
CN112820723A (en) Multi-base island chip packaging structure and packaging method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee