KR20030027195A - Sense amplifier of semiconductor memory device - Google Patents
Sense amplifier of semiconductor memory device Download PDFInfo
- Publication number
- KR20030027195A KR20030027195A KR1020010056850A KR20010056850A KR20030027195A KR 20030027195 A KR20030027195 A KR 20030027195A KR 1020010056850 A KR1020010056850 A KR 1020010056850A KR 20010056850 A KR20010056850 A KR 20010056850A KR 20030027195 A KR20030027195 A KR 20030027195A
- Authority
- KR
- South Korea
- Prior art keywords
- amplifier
- signal
- sensing
- pmos transistor
- sense amplifier
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
Description
본 발명은 반도체 메모리 장치의 감지증폭기에 관한 것으로, 보다 구체적으로는 미세한 입력전압간의 전압 이득을 크게하고, 전류 소모를 줄일 수 있는 반도체 메모리 장치의 감지증폭기에 관한 것이다.The present invention relates to a sensing amplifier of a semiconductor memory device, and more particularly, to a sensing amplifier of a semiconductor memory device capable of increasing a voltage gain between minute input voltages and reducing current consumption.
일반적으로, 감지증폭기는 셀 어레이(cell array)에 저장되어 있는 미세한 데이타 신호가 비트 라인 및 비트바 라인 또는 데이타 라인 및 데이타바 라인에 각각 실리게 되면 이를 감지·증폭한 후에 데이타 출력버퍼로 전달하기 위한 회로로서, 셀에서 전달된 데이타의 작은 전위차를 정확히 감지하여 단시간 내에 증폭하여 다음 회로로 전달해 주도록 설계된다.In general, when a small data signal stored in a cell array is loaded on a bit line and a bit bar line or a data line and a data bar line, the sense amplifier detects and amplifies the data signal and transfers it to the data output buffer. It is designed to accurately detect small potential difference of data transmitted from cell, amplify in short time and transfer to next circuit.
참고로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트라인 감지증폭기가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 감지증폭기의 정보를 데이터 라인을 통해서 데이터라인 센스앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다.For reference, when a data stored in a cell of a semiconductor memory is read out, first, when a row address is input, a word line corresponding to the address is activated, and a bit line detection amplifier operates after a predetermined time to activate the cell of the active word line. Latch the data (this is the row active time (tRCD)). After inputting the column address, information of the selected bit line sense amplifier is sent to the data line sense amplifier through the data line, amplified, and transmitted to the data output buffer.
그러면 첨부 도면을 참조하여 종래의 감지증폭기의 동작 및 구성에 대해 설명한다.Next, an operation and a configuration of a conventional sensing amplifier will be described with reference to the accompanying drawings.
도 1은 종래의 감지 증폭기의 회로도로서, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부(11)(12)와 제1 및 제2 감지증폭부(11)(12)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(14)를 구비한다.1 is a circuit diagram of a conventional sense amplifier, in which the output signals of the first and second sense amplifiers 11 and 12 and the first and second sense amplifiers 11 and 12 having a current mirror type structure ( and a third sensing amplifier 14 which receives sa1 and sa1b and outputs a sense amplified signal.
이에 대한 동작은 감지 증폭기의 인에이블 신호(pse1)가 '하이'로 인가되면, 제 1 및 제2 감지증폭부(11, 12)의 인에이블 단자인 커런트 소오스 역할을 하는 제3 NMOS 트랜지스터(N3)가 턴온되어 상기 제1 및 제2 감지증폭부(11, 12)를 동작시키게 된다. 제1 및 제2 감지증폭부(11, 12)는 메모리 셀로부터 전송된 미세한 데이타 신호(db, dbb)를 감지한 후 이를 차동 증폭한 신호(sa1, sa1b)를 각각 출력한다.In response to this, when the enable signal pse1 of the sense amplifier is applied as 'high', the third NMOS transistor N3 serving as a current source, which is an enable terminal of the first and second sense amplifiers 11 and 12, is applied. ) Is turned on to operate the first and second sensing amplifiers 11 and 12. The first and second sensing amplifiers 11 and 12 detect the fine data signals db and dbb transmitted from the memory cells and output differentially amplified signals sa1 and sa1b, respectively.
그 후, 제3 감지증폭부(13)는 상기 제1 및 제2 감지증폭부(11, 12)에서 증폭된 출력 신호(sa1, sa1b)를 입력으로 하여 또 한번의 증폭된 신호(sa2, sa2b)를 데이터 출력 버퍼부(미도시)쪽으로 출력하고, 상기 데이타 출력 버퍼부의 인에이블 신호가 입력되면 상기 증폭된 신호(sa2, sa2b)가 상기 데이타 출력 버퍼부를 통해 데이타 패드(미도시)로 출력된다.Thereafter, the third sensing amplifier 13 receives the output signals sa1 and sa1b amplified by the first and second sensing amplifiers 11 and 12 as inputs, and then another amplified signals sa2 and sa2b. ) Is output to a data output buffer unit (not shown), and when the enable signal of the data output buffer unit is input, the amplified signals sa2 and sa2b are output to a data pad (not shown) through the data output buffer unit. .
도면에서 도시된 프리차아지 및 이퀄라이즈 회로부(14)는 제1, 제2 감지증폭부(11, 12) 및 제3 감지증폭부(13)가 동작하지 않는 대기 상태시, 감지증폭기의 인에이블 신호(pse1, pse2)가 '로우'로 전이되면 동작하여 상기 제1 및 제2 감지증폭부(11, 12)의 출력 노드를 전원전압(Vcc)으로 프리차아지 및 이퀄라이징 시키게 된다.The precharge and equalization circuit 14 shown in the drawing enables the detection amplifier in the standby state in which the first and second sensing amplifiers 11 and 12 and the third sensing amplifier 13 do not operate. When the signals pse1 and pse2 are transitioned to 'low', they are operated to precharge and equalize the output nodes of the first and second sense amplifiers 11 and 12 to the power supply voltage Vcc.
그러나, 종래의 센스앰프는 데이타 라인쌍이 전원전압 근처에서 작은 전압차를 가지고 스윙하고 센스 앰프를 저전압에서 동작시키게 되면, 센스 앰프의 PMOS 트랜지스터의 문턱 전압이 증가하여 센스 앰프의 PMOS 트랜지스터의 전류 구동 능력이 떨어지게 되어 미소한 전압차를 가진 셀 데이터를 제대로 센싱하지 못하는 경우가 발생한다.However, in the conventional sense amplifier, when the data line pair swings with a small voltage difference near the power supply voltage and operates the sense amplifier at a low voltage, the threshold voltage of the PMOS transistor of the sense amplifier increases and the current driving capability of the PMOS transistor of the sense amplifier is increased. As a result, the cell data having a small voltage difference cannot be sensed properly.
그러므로, 제1 단의 제1 및 제2 센스 앰프부(11, 12)는 입력 전압차를 감지한 후에 충분한 전압이득을 만들지 못하고 제2 단의 제3 센스 앰프부(13)로 전송하게 된다. 이때, 제2 단의 제3 센스 앰프부(13)는 제1 단의 센스 앰프부(11, 12)로부터 전송된 데이타 신호가 전위 레벨이 낮아 제3 센스 앰프부(13)를 충분히 구동시키지 못하여 동작 속도가 떨어지는 문제점이 있었다.Therefore, after sensing the input voltage difference, the first and second sense amplifier units 11 and 12 of the first stage do not make sufficient voltage gain and transmit to the third sense amplifier unit 13 of the second stage. At this time, the third sense amplifier unit 13 of the second stage does not sufficiently drive the third sense amplifier unit 13 because the data signal transmitted from the sense amplifier units 11 and 12 of the first stage has a low potential level. There was a problem that the operation speed drops.
또한, 커런트 미러형 구조의 제1, 제2 감지증폭부(11)(12)는 잡음 면역성은 우수하나 감지증폭부(11)(12)의 인에이블 신호(pse1)가 활성화 되어 있는 경우 계속해서 전류가 소모되는 전류 패스(pass)가 존재한다. 이에따라 전류 소모가 증가하여 저전압용 회로에 적용하는데 문제점이 있었다.In addition, the first and second sensing amplifiers 11 and 12 of the current mirror type structure have excellent noise immunity, but continue to be enabled when the enable signal pse1 of the sensing amplifiers 11 and 12 is activated. There is a current pass through which current is consumed. As a result, current consumption increases, and there is a problem in applying to a low voltage circuit.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 감지증폭부의 인에이블 단자를 제어하여 미세한 입력전압간의 전압 이득을 크게하고, 전류 소모를 줄일 수 있는 반도체 메모리 장치의 감지증폭기를 제공하는 데 있다.Accordingly, an object of the present invention to solve the above problems is to provide a sense amplifier of a semiconductor memory device that can control the enable terminal of the sense amplifier unit to increase the voltage gain between the minute input voltage, and to reduce the current consumption.
도 1은 종래의 반도체 메모리 장치의 감지증폭기에 대한 회로도.1 is a circuit diagram of a sense amplifier of a conventional semiconductor memory device.
도 2는 본 발명의 반도체 메모리 장치의 감지증폭기에 대한 회로도.2 is a circuit diagram of a sense amplifier of a semiconductor memory device of the present invention.
도 3은 종래와 본 발명의 감지증폭기의 감지능력을 비교 도시한 동작 타이밍도.Figure 3 is an operation timing diagram showing a comparison between the detection capability of the conventional sense amplifier of the present invention.
* 도면의 주요부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
21 : 제1 감지증폭부 23 : 제2 감지증폭부21: first detection amplifier 23: second detection amplifier
40 : 제3 감지증폭부 50, 52 : 프리차아지 및 이퀄라이즈 회로부40: third sensing amplifier 50, 52: precharge and equalization circuit
100 : 전압이득증폭부 110 : 풀업용 PMOS 트랜지스터부100: voltage gain amplifier 110: PMOS transistor unit for pull-up
120 : 전류제어부 200 : 피드백부120: current control unit 200: feedback unit
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 감지증폭기는, 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부와, 상기 제1 및 제2 감지증폭부의 출력신호를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부를 포함하는 반도체 메모리 장치의 감지증폭기에 있어서, 상기 제1 및 제2 감지증폭부의 인에이블 수단의 전류량을 제어하는 전압이득증폭부와, 상기 제1 및 제2 감지증폭부의 프리차아지 신호 및 상기 제3 감지증폭부의 출력신호를 피드백받아 상기 전압이득증폭부를 제어하는 신호를 출력하는 피드백부를 포함하는 것을 특징으로 한다.The sensing amplifier of the semiconductor memory device of the present invention for achieving the above object, the first and second sensing amplifier having a current mirror-type structure, and the signal sensed and amplified by receiving the output signal of the first and second sensing amplifier A sensing amplifier of a semiconductor memory device comprising a third sensing amplifier for outputting a voltage gain amplifier for controlling the current amount of the enable means of the first and second sensing amplifiers, and the first and second sense amplifiers And a feedback unit receiving a negative precharge signal and an output signal of the third sensing amplifier unit and outputting a signal for controlling the voltage gain amplifier unit.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 2는 본 발명의 반도체 메모리 장치의 감지증폭기에 대한 회로도이고, 도 3은 종래와 본 발명의 감지증폭기의 감지능력을 비교 도시한 동작 타이밍도이다.FIG. 2 is a circuit diagram of a sensing amplifier of the semiconductor memory device of the present invention, and FIG. 3 is an operation timing diagram comparing the sensing capability of the sensing amplifier of the related art.
먼저, 도 2에 도시된 바와같이, 본 발명의 감지증폭기는 커런트 미러형 구조를 갖는 제1 및 제2 감지증폭부(21)(23)와, 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1, sa1b)를 수신하여 감지 증폭된 신호를 출력하는 제3 감지증폭부(40)와, 제1 및 제2 감지증폭부(21)(23)가 디스에이블될 때 그 출력노드를 전원전압 레벨로 프리차아지시키는 프리차아지-이퀄라이즈 회로부(50)와, 제3 감지증폭부(40)가 디스에이블될 때 그 출력노드를 전원전압레벨로 프리차아지시키는 프리차아지-이퀄라이즈 회로부(52)와, 제3 감지증폭부(40)의 출력신호(sa2, sa2b)를 외부 데이타 패드로 전달하는 데이타 출력버퍼부(미도시)를 포함하며, 또한 상기 제1 및 제2 감지증폭부(21)(22)의 인에이블 수단의 모스 트랜지스터에 흐르는 전류량을 제어하는 전압이득증폭부(100)와, 제1 및 제2 감지증폭부(21)(22)의 프리차아지 신호 및 제3 감지증폭부(40)의 출력신호를 피드백받아 전압이득증폭부(100)를 제어하는 신호를 출력하는 피드백부(200)를 포함한다.First, as shown in FIG. 2, the sensing amplifier of the present invention includes first and second sensing amplifiers 21 and 23 having a current mirror type structure, and first and second sensing amplifiers 21 ( When the third sensing amplifier 40 which receives the output signals sa1 and sa1b of 23 and outputs the sensed amplified signal and the first and second sensing amplifiers 21 and 23 are disabled, A precharge to precharge the output node to the power supply voltage level and a precharge to precharge the output node to the power supply voltage level when the third sense amplifier 40 is disabled. A-equalization circuit section 52 and a data output buffer section (not shown) for transmitting the output signals sa2 and sa2b of the third sensing amplifier section 40 to an external data pad. A voltage gain amplifier 100 for controlling the amount of current flowing through the MOS transistor of the enable means of the second sense amplifiers 21 and 22, and the first and second sense amplifiers. 21 includes 22 of the charge-free signal, and a third sense amplifier section 40, the feedback unit 200 for outputting a signal for feedback control of the voltage gain amplifier 100 receives output signal.
여기서, 제1 감지증폭부(21)는 인에이블 수단으로 전압이득증폭부(100)로부터의 제어신호(pse1_v)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N3)와, 전원전압을 공급하는 커런트 미러형 구조의 PMOS 트랜지스터(P1)(P2) 및, 상기 PMOS 트랜지스터(P1)(P2)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N1)(N2)로구성된다.Here, the first sensing amplifier 21 uses an NMOS transistor N3 for forming a current path to the ground voltage by the control signal pse1_v from the voltage gain amplifier 100 using an enable means, and a power supply voltage. PMOS transistors P1 and P2 having a current mirror type structure to be supplied, and an NMOS transistor connected between the PMOS transistors P1 and P2 and the NMOS transistor N3 and receiving a data bus signal db and dbb. It consists of (N1) (N2).
또한, 제2 감지증폭부(23)는 상기 제1 감지증폭부(21)와 마찬가지로, 인에이블 수단인 NMOS 트랜지스터(N3)를 포함하며, 전원전압을 공급하는 커런트 미러형 구조이 PMOS 트랜지스터(P3)(P4)와, 상기 PMOS 트랜지스터(P3)(P4)와 NMOS 트랜지스터(N3) 사이에 접속되며 데이타 버스 신호(db)(dbb)를 수신하는 NMOS 트랜지스터(N4)(N5)로 구성된다.In addition, the second sensing amplifier 23 includes the NMOS transistor N3 as an enable means, similarly to the first sensing amplifier 21, and has a current mirror type structure for supplying a power voltage to the PMOS transistor P3. P4 and NMOS transistors N4 and N5 connected between the PMOS transistors P3 and P4 and the NMOS transistor N3 to receive the data bus signal dbdbb.
제3 감지증폭부(40)는 인에이블 신호(pse2)에 의해 접지전압으로 커런트 경로를 형성시켜 주는 NMOS 트랜지스터(N6)와, 전원전압을 공급하는 래치형 구조의 PMOS 트랜지스터(P5)(P6) 및 NMOS 트랜지스터(N7)(N8)와, 상기 NMOS 트랜지스터(N7)(N8)와 상기 NMOS 트랜지스터(N6) 사이에 접속되고 상기 제1 및 제2 감지증폭부(21)(23)의 출력신호(sa1)(sa1b)를 수신하는 NMOS 트랜지스터(N9)(N10)로 구성된다.The third sensing amplifier 40 includes an NMOS transistor N6 for forming a current path with a ground voltage by an enable signal pse2, and a latched PMOS transistor P5 and P6 for supplying a power supply voltage. And an output signal of the first and second sense amplifiers 21 and 23 connected between the NMOS transistors N7 and N8, and between the NMOS transistors N7 and N8 and the NMOS transistor N6. NMOS transistors N9 and N10 that receive sa1 and sa1b.
또한, 프리차아지-이퀄라이즈 회로부(50)는 프리차아지 신호(pse1)에 의해 상기 제1 및 제2 감지증폭부(21)(23)의 출력노드를 프리차아지 및 이퀄라이징시키는 제7, 제8, 제9 PMOS 트랜지스터(P7)(P8)(P9)를 구비한다.In addition, the precharge-equalization circuit unit 50 may precharge and equalize the output nodes of the first and second sense amplifiers 21 and 23 by the precharge signal pse1. Eighth and ninth PMOS transistors P7, P8, and P9 are provided.
또한, 프리차아지-이퀄라이즈 회로부(52)는 프리차아지 신호(pse2)에 의해 상기 제3 감지증폭부(40)의 출력노드를 프리차아지 및 이퀄라이징시키는 제11, 제12, 제13 PMOS 트랜지스터(P11)(P12)(P13)를 구비한다.In addition, the precharge-equalization circuit part 52 is an eleventh, twelfth, and thirteenth PMOS that precharges and equalizes an output node of the third sensing amplifier 40 by a precharge signal pse2. Transistors P11, P12, and P13 are provided.
그 다음, 피드백부(200)는 제3 감지증폭부(40)의 출력신호(sa2, sa2b) 및 프리차아지 신호(pse1)를 수신하여 전압이득증폭부(100)로 신호를 출력한다.Next, the feedback unit 200 receives the output signals sa2 and sa2b and the precharge signal pse1 of the third sensing amplifier 40 and outputs a signal to the voltage gain amplifier 100.
이러한 피드백부(200)는 제3 감지증폭부의 출력신호를 수신하는 제1 낸드게이트(NAND1)와, 제1 낸드게이트(NAND1)로부터의 신호를 반전하는 인버터(INV)와, 제1 및 제2 감지증폭부(21)(23)의 프리차아지 신호(pse1)와 인버터(INV)로부터의 신호를 수신하여 상기 전압이득증폭부(100)로 신호를 출력하는 제2 낸드게이트(NAND2)를 포함한다.The feedback unit 200 includes a first NAND gate NAND1 for receiving an output signal of the third sensing amplifier unit, an inverter INV for inverting a signal from the first NAND gate NAND1, and first and second electrodes. And a second NAND gate NAND2 that receives the precharge signal pse1 of the sense amplifiers 21 and 23 and the signal from the inverter INV and outputs a signal to the voltage gain amplifier 100. do.
그 다음, 전압이득증폭부(100)는 피드백부(200)로부터 신호를 인가받아 전원전압레벨을 전달하는 풀업용 PMOS 트랜지스터부(110)와, 풀업용 PMOS 트랜지스터부(110)로부터의 전류량을 조절하여 제1 및 제2 감지증폭부(21)(23)의 인에이블 수단인 NMOS 트랜지스터(N3)로 흐르는 전류량을 제어하는 전류제어부(120)를 포함한다.Then, the voltage gain amplifier 100 receives a signal from the feedback unit 200 and adjusts the amount of current from the pull-up PMOS transistor unit 110 and the pull-up PMOS transistor unit 110 to transfer the power supply voltage level. The current control unit 120 controls the amount of current flowing to the NMOS transistor N3 which is an enable means of the first and second sense amplifiers 21 and 23.
여기서, 풀업용 PMOS 트랜지스터부(110)는 피드백부(200)로부터의 신호를 게이트 단의 입력으로 하는 제1 및 제2 PMOS 트랜지스터(PM1)(PM2)를 구비한다. 제1 PMOS 트랜지스터(PM1)는 소오스 단에 전원전압레벨이 인가되고, 드레인 단에는 제2 PMOS 트랜지스터(PM2)와 공통 접속하며, 제1 PMOS 트랜지스터(PM1)의 웰(well) 영역에는 상기 전원전압레벨이 공통으로 인가되고, 상기 제2 PMOS 트랜지스터(PM2)의 웰 영역에는 제1 PMOS 트랜지스터(PM1)의 드레인 단과 공통 접속한다.Here, the pull-up PMOS transistor unit 110 includes first and second PMOS transistors PM1 and PM2 that use a signal from the feedback unit 200 as an input of a gate terminal. A power supply voltage level is applied to a first terminal of the first PMOS transistor PM1, a power supply voltage level is commonly connected to a second PMOS transistor PM2 at a drain terminal, and the power supply voltage is connected to a well region of the first PMOS transistor PM1. The level is applied in common and is commonly connected to the drain terminal of the first PMOS transistor PM1 in the well region of the second PMOS transistor PM2.
또한, 전류제어부(120)는 적어도 하나 이상의 저항(R)으로 구성되는데, 이는 제2 PMOS 트랜지스터(PM2)의 소오스 단과 공통접속하면서 제2 PMOS 트랜지스터(PM2)에 흐르는 전원전압레벨의 전류량 일부분을 접지로 흘려보내어 제1, 제2 감지증폭부(21)(23)의 NMOS 트랜지스터(N3)에 흐르는 전류량을 조절한다.In addition, the current control unit 120 is composed of at least one resistor (R), which is connected in common with the source terminal of the second PMOS transistor (PM2) while grounding a part of the current amount of the power supply voltage level flowing through the second PMOS transistor (PM2). The amount of current flowing through the NMOS transistors N3 of the first and second sense amplifiers 21 and 23 is adjusted.
상기와 같은 구성을 갖는 본 발명의 감지증폭기에 대한 동작을 설명하면 다음과 같다.Referring to the operation of the sense amplifier of the present invention having the configuration as described above are as follows.
먼저, 프리차아지신호(pse1)(pse2)가 '로우'레벨이 되면, 피드백부(200)의 제2 낸드게이트(NAND2)로부터 '하이'레벨이 출력되어 전압이득증폭부(100)를 턴 오프시킨다. 이에의해, NMOS 트랜지스터(N3)가 턴 오프되어 제1, 제2 감지증폭부(21)(23)가 동작을 하지 못하고 프리차아지신호(pse1)에 의해 데이타 라인(db)(dbb)이 전원전압레벨로 프리차아지되고, 또한 프리차아지신호(pse2)에 의해 제3 감지증폭부(40)의 출력신호(sa2)(sa2b)가 전원전압레벨로 프리차아지된다.First, when the precharge signal pse1 and pse2 are at the 'low' level, the 'high' level is output from the second NAND gate NAND2 of the feedback unit 200 to turn on the voltage gain amplifier 100. Turn it off. As a result, the NMOS transistor N3 is turned off so that the first and second sensing amplifiers 21 and 23 do not operate, and the data line db (dbb) is powered by the precharge signal pse1. Precharged to the voltage level, and the output signal sa2 (sa2b) of the third sense amplifier 40 is precharged to the power supply voltage level by the precharge signal pse2.
이어서, 프리차아지신호(pse1)(pse2)가 '하이'레벨이 되면, 프리차아지-이퀄라이즈 회로부(50)(52)가 턴 오프되고, 피드백부(200)의 제2 낸드게이트(NAND2)가 '로우'레벨을 출력하여 풀업용 PMOS 트랜지스터부(110)를 턴 온시켜 전원전압레벨을 전달하게 된다. 이때, 전류제어부(120)에 의해 상기 전원전압레벨의 일부분을 접지로 흘려보내 NMOS 트랜지스터(N3)의 제어신호(pse1_v)가 전원전압레벨보다 작게 인가되도록 하여 NMOS 트랜지스터(N3)의 유효문턱전압(Vgs)을 조절함으로써 저전압에서의 데이타 라인(db)과 데이타바 라인(dbb)의 전압차(△db)가 작은 경우에도 감지능력을 크게 개선하였다.Subsequently, when the precharge signal pse1 and pse2 are at the 'high' level, the precharge-equalization circuit parts 50 and 52 are turned off and the second NAND gate NAND2 of the feedback part 200 is turned off. ) Outputs a 'low' level to turn on the pull-up PMOS transistor unit 110 to transfer the power supply voltage level. At this time, the current control unit 120 flows a part of the power supply voltage level to the ground so that the control signal pse1_v of the NMOS transistor N3 is applied to be smaller than the power supply voltage level so that the effective threshold voltage of the NMOS transistor N3 is reduced. By adjusting Vgs), the sensing capability is greatly improved even when the voltage difference Δdb between the data line db and the data bar line dbb at a low voltage is small.
도 3은 종래 감지증폭기의 감지 능력(a)과 본 발명의 감지증폭기의 감지 능력(b)을 비교 도시한 것이다. 도시된 바와같이 전원전압레벨이 1.6V이고 △db가 10, 20, 30, 40mV 각각의 경우, 특히 전압차(△db)가 미세할 수록 본 발명에서의 제1, 제2 감지증폭부(21)(23)의 감지능력이 뛰어나다는 것을 알 수 있다.3 shows a comparison between the sensing capability of the conventional sensing amplifier (a) and the sensing capability of the sensing amplifier of the present invention (b). As shown, in the case of a power supply voltage level of 1.6 V and Δdb of 10, 20, 30, and 40 mV, respectively, particularly, the smaller the voltage difference Δdb, the first and second sensing amplifiers 21 according to the present invention. It can be seen that the detection capability of (23) is excellent.
또한, 제3 감지증폭부(40)의 출력신호(sa2)(sa2b)가 '하이'레벨과 '로우'레벨로 스윙되면, 피드백부(200)의 제1 낸드게이트(NAND1)로부터 '하이'레벨이 출력되며, 인버터(INV)에 의해 그 신호가 반전된다. 따라서, 제2 낸드게이트(NAND2)가 '하이'레벨을 출력하여 전압이득증폭부(100)를 턴 오프시킴으로써 제1, 제2 감지증폭부(21)(23)를 디스에이블 시킨다. 즉, 제3 감지증폭부(40)에서의 감지가 완료됨과 동시에 제1, 제2 감지증폭부(21)(23)가 디스에이블되도록 피드백부(200)의 제어를 받도록 구성하여 불필요한 전력소모를 방지한다. 또한, 제3 감지증폭부(40)를 크로스 커플형이 아닌 래치형을 사용함으로써 전력소모를 최소화할 수 있다.In addition, when the output signal sa2 (sa2b) of the third sensing amplifier 40 swings to the 'high' level and the 'low' level, the 'high' from the first NAND gate NAND1 of the feedback unit 200 is changed. The level is output and the signal is inverted by the inverter INV. Therefore, the second NAND gate NAND2 outputs a 'high' level to turn off the voltage gain amplifier 100 to disable the first and second sense amplifiers 21 and 23. That is, the sensing is completed by the third sensing amplifier 40 and the first and second sensing amplifiers 21 and 23 are configured to be controlled by the feedback unit 200 so as to disable unnecessary power consumption. prevent. In addition, power consumption may be minimized by using the latch type instead of the cross coupling type of the third sensing amplifier 40.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상술한 본 발명의 반도체 메모리 장치의 감지증폭기에 의하면, 제1, 제2 감지증폭부(21)(23)의 인에이블 수단인 NMOS 트랜지스터(N3)의 유효문턱전압(Vgs)을 조절함으로써 저전압에서의 데이타 라인(db)과 데이타바 라인(dbb)의 미세한 전압차(△db)에도 감지능력을 크게 개선할 수 있다.According to the above-described sense amplifier of the semiconductor memory device of the present invention, at low voltage by adjusting the effective threshold voltage Vgs of the NMOS transistor N3 which is an enable means of the first and second sense amplifiers 21 and 23. Even the minute voltage difference Δdb between the data line db and the data bar line dbb can significantly improve the sensing ability.
또한, 제3 감지증폭부(40)에서의 감지가 완료됨과 동시에 제1, 제2 감지증폭부(21)(23)가 디스에이블되도록 피드백부(200)의 제어를 받도록 구성하여 불필요한 전력소모를 방지할 수 있다.In addition, when the sensing is completed in the third sensing amplifier 40 and the first and second sensing amplifiers 21 and 23 are configured to be controlled by the feedback unit 200 to disable unnecessary power consumption. You can prevent it.
아울러, 제3 감지증폭부(40)를 크로스 커플형이 아닌 래치형을 사용함으로써 전력소모를 최소화할 수 있다.In addition, power consumption may be minimized by using the latch type instead of the cross coupling type of the third sensing amplifier 40.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056850A KR100403346B1 (en) | 2001-09-14 | 2001-09-14 | Sense amplifier of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0056850A KR100403346B1 (en) | 2001-09-14 | 2001-09-14 | Sense amplifier of semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030027195A true KR20030027195A (en) | 2003-04-07 |
| KR100403346B1 KR100403346B1 (en) | 2003-11-01 |
Family
ID=29561973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0056850A KR100403346B1 (en) | 2001-09-14 | 2001-09-14 | Sense amplifier of semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100403346B1 (en) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100230747B1 (en) * | 1996-11-22 | 1999-11-15 | 김영환 | Low power sense amplifier in a semiconductor device |
| KR19980056155A (en) * | 1996-12-28 | 1998-09-25 | 김영환 | Detection Amplifiers in Semiconductor Memory Devices |
| KR19990003863A (en) * | 1997-06-26 | 1999-01-15 | 김영환 | Sensing Amplifier Control Circuit for Semiconductor Memory Devices |
| KR100434482B1 (en) * | 1997-08-27 | 2004-07-16 | 삼성전자주식회사 | Split gate control circuit and control method thereof and semiconductor memory device using the same, especially improve sensing speed of a bit line sense amplifier |
| KR100299522B1 (en) * | 1999-06-28 | 2001-11-01 | 박종섭 | High-Speed sense amplifier |
| KR100743621B1 (en) * | 2001-06-28 | 2007-07-27 | 주식회사 하이닉스반도체 | Sense amplifier using low power |
-
2001
- 2001-09-14 KR KR10-2001-0056850A patent/KR100403346B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100403346B1 (en) | 2003-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100322540B1 (en) | Memory device for minimizing the layout area occupied by input and output sense amplifier | |
| KR100930384B1 (en) | Input / output line detection amplifier and semiconductor memory device using same | |
| JP2008159248A (en) | Sense amplifier circuit of semiconductor memory device and method of operating the same | |
| KR100402243B1 (en) | Semiconductor memory device with improved peripheral circuit | |
| JP4680471B2 (en) | Semiconductor memory device | |
| EP0748042B1 (en) | Improved current sensing differential amplifier for low voltage operation | |
| KR930008311B1 (en) | Control circuit of the output of sense-amplifier | |
| US20020003734A1 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| GB2308697A (en) | Sense amplifier | |
| US5684745A (en) | SRAM device with a bit line discharge circuit for low power | |
| US20020048207A1 (en) | Data bus sense amplifier circuit | |
| JPH09106680A (en) | Semiconductor memory device | |
| JP2572557B2 (en) | Sense amplifier for low power and high speed operation | |
| KR100403346B1 (en) | Sense amplifier of semiconductor memory device | |
| KR100743621B1 (en) | Sense amplifier using low power | |
| JPH09128980A (en) | Sense amplifier circuit for memory | |
| KR100567052B1 (en) | Sense amp of semiconductor memory device | |
| KR100291747B1 (en) | Precharge equalizer circuit | |
| KR100312478B1 (en) | High voltage generator | |
| KR100670727B1 (en) | Current Mirror Sense Amplifier | |
| KR20030000843A (en) | Dual power supply circuit for sense amplifier | |
| KR20000062905A (en) | Semiconductor memory device and control method thereof | |
| KR100356795B1 (en) | Sram having write driver circuit | |
| KR100373350B1 (en) | Low power embedded sram | |
| KR100728568B1 (en) | Data input/output circuit of semiconductor memory apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100920 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |