KR20030025712A - 집적화 전자기소자용 박막 커패시터 제조 방법 - Google Patents

집적화 전자기소자용 박막 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 결정화 및 어닐링을 위한 후속 열처리 공정에서 PZT박막내의 납 확산과 휘발을 방지하도록 한 집적화 전자기소자용 박막 커패시터 제조 방법에 관한 것으로, 실리콘 웨이퍼 기판상에 절연층 박막을 형성하는 제 1 공정; 상기 절연층 박막상에 하부 전극 패턴과 유전체 박막 패턴 및 상부 전극 패턴으로 된 집적화된 전자기소자의 커패시터를 형성하는 제 2 공정; 및 상기 제 2 공정에 의해 형성된 유전체의 상부 및 하부 표면에 다층 구조로 된 완화층(Al2O3, TiO2)을 형성하는 제 3 공정을 구비함으로써, 후속 어닐링 공정에 따른 커패시터 유전체 박막내에서의 Pb의 확산 및 휘발이 방지되어 유전체 박막내의 Pb 조성을 균일하게 하고 커패시터의 유전 특성 변화를 방지하며 유전체 박막과 상·하부 전극 사이의 계면에서 발생하는 계면 결함을 줄여 상·하부 전극부위에서 전계집중 효과를 분산시키고 열적안정성이 도모되어 커패시터의 신뢰성을 향상시킬 수 있다.

Description

집적화 전자기소자용 박막 커패시터 제조 방법{Manufacturing method of thin-films capacitor for integration devices}
본 발명은 집적화 전자기소자용 박막 커패시터 제조 방법에 관한 것으로, 보다 상세하게는 유전체를 사용하는 커패시터의 제조시에 발생하는 유전열화와 전계집중 효과를 방지할 수 있도록 한 집적화 전자기소자용 박막 커패시터 제조 방법에 관한 것이다.
최근 수동소자 커패시터의 소형·박형화와 반도체 기억 소자인 DRAM의 집적도 증가는 주어진 면적에서 유전체의 두께 감소, 유전율의 증대, 적은 누설전류, 오동작이나 에러의 감소를 계속 요구하고 있으며, 지금까지 사용되어 온 SiO2, Si3N4, SiO2/Si3N4, TaN 등은 커패시터로써의 응용이 물리적 한계에 도달하게 되었다.
단적인 예로 아래 <식 1>과 같이 두께(T)는 커패시터의 정전용량에 큰 영향을 주게 되며, R L C 수동소자의 집적도 증가는 상대적으로 작은 면적(A)의 유전체를 요구하게 된다.
<식 1>
정전용량(Capacitance) = (εr × ε0× A)/T
여기서, ε0는 진공 유전율(permitivity of vacuum), εr는 유전체의상수(dielectric constant), A는 유전체의 표면적, T는 유전체의 두께를 나타낸다.
정전용량 C를 증가시키기 위하여 유전 상수가 높은 물질을 유전체로 사용하거나, 유전체 박막의 두께를 얇게 하거나 또는 고밀도 집적화를 위하여 소자내에서 차지하는 커패시터의 면적을 줄이는 대신 3차원 설계를 도입하여 전하저장 전극의 표면적을 증가시키는 방법으로 다결정실리콘 층을 다층으로 형성한 후 이들을 관통하여 서로 연결시키는 핀 구조로 형성하거나, 접촉부 상부에 실린더 형상의 전극을 만드는 방법 등을 사용하기도 한다.
기판을 이용하는 방법으로는 R L C 집적도를 증가시키기 위하여 유전상수가 큰 기판을 이용해 기판 자체를 유전체로 사용하는 방법도 이론적으로 제기된다.
그러나, 이러한 방법들은 모두 각각 문제점을 가지고 있다. 유전체 두께를 감소시키는 것은 소자 동작시 유전체 박막이 파괴되어 커패시터의 신뢰도에 심각한 영향을 주고, 커패시터의 높이를 증가시키면 단차에 의해 정밀 가공과 후속 공정이 어려워지고 수동소자의 고집적화에 따라 소자의 면적이 감소되어 정전용량 확보가 어려워진다.
대체가 예상되는 유전체로는 높은 유전 상수를 갖는 물질로써 TiO2, SrTiO3등이 연구되고 있으나, 이러한 물질들은 단자-도전로의 접합, 절연파괴전압 등과 같이 해결해야 할 과제가 많아 아직 실제 소자 제조 공정에 적용하기는 어렵다.
상기와 같은 유전 상수가 높은 물질중 (Bax-Srx)TiO3(BST), Pb(Zr, Ti)O3(PZT), SrBi2Ta2O9(SBT, Y1) 등과 같은 강유전체 박막은 상온에서 유전 상수가100 ∼1000 정도 이상에 이르며, 두 개의 안정한 잔류분극(regainment polarization) 상태를 가지고 있어 박막화하면 전원이 꺼진 상태에서도 전하량이 충전된 상태이므로 신호를 저장할 수 있는 소자의 특성을 가지고 있으므로 전자기소자 커패시터, 비휘발성(nonvolatile) 메모리, 정보저장 소자로써 많은 관심이 고조되고 있다.
이것은 상기와 같은 유전체를 이용할 경우 작은 면적에서 정전용량의 확보가 용이하여 다른 정보저장이나, 메모리, 커패시터에 비하여 제조 공정이 간단하며 고집적도가 가능하고 신뢰성과 동작 속도가 높은 소자를 얻을 수 있기 때문이다.
상기 커패시터의 강유전체 물질은 양방향 분극 안정성을 이용하여 전계가 제거되더라도 충전된 전하가 그냥 남아있는 특징을 갖는 소자로써 동작원리를 상세히 살펴보면 다음과 같다.
강유전체의 양방향 안정성은 강유전 분역(domain)이라고 불리는 결정내의 영역이 균일한 자발 분극(spontaneous polarization)을 갖고 이들이 가해준 전계의 방향과 나란히 분포하는데, 이 도메인의 분극 방향이 전계의 방향에 의하여 조절되는 성질을 이용하는 것이 기본 동작의 원리라 할 수 있다.
그러므로, 이런 원리를 이용해 충전과 방전이 지속되고 읽기(reading)와 쓰기(writing)가 가능한 것이다.
한편, 이들 도메인의 전계에 따른 반전 속도는 수 ∼수십 nsec 정도인 것으로 알려져 있으며, 원리적으론 충방전, 읽기 쓰기의 고속동작이 가능하고 도메인의반전에 필요한 전계의 크기가 전기전도 이론에서 전자 터널링 현상을 이용한 기억 소자에 비하면 소비전력이 1/4 정도로 작다는 장점도 갖고 있다.
그러나, PZT 등이 기존의 반도체 공정에서 폭넓게 이용되고 있지 않다는 점에서 아직은 여러 공정단계의 개발이 필요한 상태이다.
특히, PZT 강유전체 박막재료의 제조는 커패시터 공정중에서 가장 핵심을 이루는 부분으로 어려운 공정중의 하나이다. 이는 PZT가 4 성분계의 산화물이며 Pb와 같이 휘발성이 매우 강한 성분을 포함하고 있어서 정확하고 재현성 있는 IC 공정이 어렵기 때문이다. 상기의 PZT 박막은 그 조성이 정확하게 조절되지 않으면 페로브스카이트(perovskite) 결정구조가 잘 형성되지 않아 커패시터 동작의 핵심인 분극이 어려워지기 때문이다.
상기 페로브스카이트 결정구조를 갖는 물질중 대표적인 것은 BaTiO3로 알려져 있으며 자발분극이 없는 상유전 상태와 자발분극이 존재하는 강유전 상태로 그 특징을 표시할 수 있으며, 이것은 곧 커패시터의 작동 영역을 의미하기도 한다.
상술한 바와 같은 이유로 인해 현재 양산과 연구개발을 위한 과정에서는 기존 IC 공정에서 많이 사용하는 스퍼터링(sputtering)이나 PVD(physical vapor deposition), CVD(chemical vapor deposition) 공정과는 다르고 화학적으론 안정한 졸겔(sol-gel) 프로세스가 사용되고 있다.
PZT 강유전체 박막을 사용하는 커패시터의 전극으로는 기존의 반도체 커패시터에 사용되는 다결정 실리콘이 아닌 백금(Pt) 등과 같은 귀금속이나 RuO2등과 같은 산화물 도전체 전극이 사용되는데, 이들은 반응성이 높은 PZT 와도 화학 반응이 일어나지 않으며 우수한 전기적 특성을 갖고 있다. 그러나, 전자기 부품과 메모리 반도체 가격의 폭락에도 불구하고 값이 비싼 귀금속을 사용해야 하는 단점이 있다.
PZT 강유전체 박막의 커패시터 공정에서 전극 및 강유전체 공정과 함께 페시베이션과 금속단자 제조 공정이 또 하나의 핵심공정이다. 이들 공정중에 PZT 박막을 사용한 커패시터와 여러 가지 물리적 화학적 상호 작용을 일으켜 커패시터의 성능에 큰 영향을 주기도 하는데 이중에 보편적으로 알려진게 PZT와 절연층 산화막과의 화학반응이다.
도 1은 종래 기술에 의해 집적화된 R L C 소자에서 박막 박커패시터의 실시 예에 따른 단면도를 나타낸 것이며 이를 참조하여 그 제조 공정을 살펴보면 다음과 같다.
먼저, 소정의 하부 구조물이 형성되어 있는 반도체 기판(10)상에 절연층 막(9)을 형성한 다음 상기 절연층 막(9)상에 도전 재질의 하부 전극(7)을 형성하고 유전체(6) 박막을 순차적으로 증착하고 어닐링한 후 다음 상기 하부 전극(7)상에 커패시터 유전체의 패터닝용 감광막을 형성하고, 이를 마스크로 상부 전극(5)과 유전체(6) 박막 및 하부 전극(7)을 순차적으로 식각하여 하부 도전층 패턴으로 된 하부 전극(7)과 유전체(6) 박막 패턴으로 된 커패시터 박막 및 상부 도전층 패턴으로 된 상부 전극(5)으로 구성되는 유전체 박막 커패시터를 구성한 후 산화막 재질의보호막(4; protection layer)을 형성하고 접촉단자를 만든 후 금속 배선을 형성한다.
이때, 상기 유전체(6) 박막 위의 상부 도전층 패턴의 상부 전극(5)은 역시 스퍼터링이나 열증착법으로 형성한다. 상기 상부 전극(5)은 구리(Cu)이고, 상기 하부 전극(7)은 열산화와 화학적으로 안정한 백금(Pt) 또는 루세늄옥사이드(RuO)과 같은 산화 도전층을 사용한다.
상기 보호막(4)으로 사용되는 산화막과 하부 절연막(9)은 유전체 박막 내의 납(Pb)을 흡수하여 유전체 박막내의 납의 농도를 떨어뜨리고 유전 특성을 변화 시켜 소자의 전기적 물성을 열화시키는 문제점이 있다.
상기와 같은 종래 기술에 따른 집적화 전자기소자의 커패시터 제조방법은 납 산화막의 반응 방지 및 박막 커패시터 형성후의 어닐링 공정시의 납 휘발을 방지하기 위하여 완화층을 형성하고 있으나, 완화층 형성후 실시하는 어닐링 공정전의 유전체 박막의 조성을 TEM, EDX 등으로 분석해 보면 표면에서부터 깊이에 따라 Pb, Zr, Ti의 분포가 일정하게 분포해 있지만 어닐링 후에는 완화층이 납의 확산과 휘발을 방지하지 못하여 유전체 박막 전체의 Pb 농도가 약 10 % 정도 감소된다. 특히, 상부 전극과 PZT 유전체 층의 계면 근처에서 Pb 의 농도가 감소되고 Zr의 농도가 증가되어 커패시터의 정전용량을 떨어뜨리고, PZT 박막 전체의 조성비가 불균일 하게 되어 커패시터 동작 특성을 저해하면서 집적화된 R L C 의 기능에 큰 영향을 주게된다.
어닐링 후에도 Pb의 농도가 부족한 PZT 박막과 상부 전극의 계면에 결함이발생하는 문제가 있다. 이런 결함은 주로 Pb의 농도가 상당히 부족하여 나타나는 것으로, 이로 인해 Pb 농도가 약 35 %, Zr 40 %, Ti 25 % 정도되는 비정질상태이다. 이런 상태는 박막 커패시터의 동작 특성을 방해하고 장기 신뢰성을 떨어뜨리며 열적 안정성을 나타내는 TCC 물성을 저하시킨다.
본 발명은 상기한 종래의 문제점을 해결하기 위해 제안된 것으로, 결정화 및 어닐링을 위한 후속 열처리 공정에서 PZT박막내의 납 확산과 휘발을 방지하도록 한 박막 커패시터 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 집적화된 커패시터의 단면도,
도 2는 본 발명의 실시예에 의해 집적화된 수동소자의 단면도,
도 3은 도 2에 도시된 커패시터와 유전체 하부전극간을 보다 상세히 나타낸 도면,
도 4는 도 2에 도시된 커패시터와 유전체 상부전극간을 보다 상세히 나타낸 도면이다.
※ 도면의 주요부분에 대한 부호의 설명
4 : 보호막5 : 상부 전극
6 : 유전체7 : 하부 전극
8 : 인덕터 상부 전극9 : 절연층 평탄화막
10 : 반도체 기판11, 12, 13, 14 : 완화층
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 박막 커패시터 제조 방법은, 실리콘 웨이퍼 기판상에 절연층 박막을 형성하는 제 1 공정; 상기 절연층 박막상에 하부 전극 패턴과 유전체 박막 패턴 및 상부 전극 패턴으로 된 집적화된 전자기소자의 커패시터를 형성하는 제 2 공정; 및 상기 제 2 공정에 의해 형성된 유전체의 상부 및 하부 표면에 다층 구조로 된 완화층을 형성하는 제 3 공정을 구비한다.
이하, 본 발명의 실시예에 따른 박막 커패시터 제조 방법에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 의해 집적화된 수동소자의 단면도이고, 도 3은 도 2에 커패시터와 유전체와 하부전극간을 보다 상세히 나타낸 도면이며, 도 4는 도 2에 도시된 커패시터와 유전체 상부전극간을 보다 상세히 나타낸 도면이다.
먼저, 반도체 기판(10)위에 BPSG(boron phosphorous silicate glass)나 TEOS(tetra ethyl ortho silicate)를 이용한 산화막인 절연층 평탄화막(9)을 형성하고 그 절연층 평탄화막(9) 위에 알루미늄 산화막(Al2O3)과 티타늄 산화막(TiO2)을 증착하여 완화층(11, 12)(도 3 참조)을 만든 다음, 하부 전극(7)의 패턴과 유전체(6) PZT 박막 패턴 및 상부 전극(5) 패턴으로 된 집적화 소자의 커패시터를 형성하되 상기 상부 전극(5)은 구리(Cu)이고 상기 하부 전극(7)은 열산화와 화학적으로 안정한 백금(Pt) 또는 루세늄옥사이드(RuO)과 같은 산화 도전층을 사용한다. 이때, PZT 박막 유전체를 형성하고 어닐링하되 600 ∼ 700 ℃의 산소 분위기에서 30∼60 min 정도 어닐링한 후에 상부전극 증착 및 패터닝 공정을 진행한다. 그리고, 상기 PZT 박막 유전체(6)와 상부 전극(5) 사이에 티타늄 산화막(TiO2)과 알루미늄 산화막(Al2O3)으로 된 이중의 완화층(14, 13)(도 4 참조)을 형성한 후에 그 상부 전극(5)의 표면에 산화막 재질인 보호막(4)을 증착하고 단자 및 전극 배선 형성 공정을 진행한다.
상기 완화층을 구성하는 알루미늄 산화막(Al2O3)은 치밀한 구조를 가지고 있어 우수한 확산 방지막 특성을 갖는 것으로 알려져 있으나, 종래의 알루미늄 산화막(Al2O3)을 증착함에 있어서는 안정화되지 않은 에피택시(epitaxy) 방법의 공정 기술의 도입을 요구하기 때문에 현재 실용화되지 않았으며, 본 발명에서는 진공 증착기를 이용해 진공을 10-7torr 유지한 다음 알루미늄(Al)을 500 Å 정도 열증착하고 600 ∼ 700 ℃의 산소 분위기에서 30∼60 min 정도 어닐링하여 알루미늄 산화막(Al2O3)층을 형성하였다. 티타늄 산화막(TiO2)은 티타늄(Ti)을 DC 스퍼터링 방법으로 증착하되 반응성 가스로써 산소를 5∼35 % 함유하여 증착한다. 상기 알루미늄(Al)을 600 ∼ 700 ℃의 산소 분위기에서 30∼60 min 정도 어닐링할 때 티타늄 산화막(TiO2)층도 치밀화되어 누설전류의 감소 효과가 있다.
상기와 같은 제조 방법으로 제조한 결과 종래의 집적화 커패시터의 유전 특성과 비교하여 본 발명의 티타늄 산화막(TiO2), 알루미늄 산화막(Al2O3)의 이중 완화층을 적용했을 때 안정적인 유전특성을 나타내었으며, 이는 간접적으로 Pb 산화막의 반응 방지 및 어닐링 공정시 Pb 휘발을 방지하여 안정한 유전 특성을 나타냄을 알 수 있고, 곧 깊이에 따른 Pb, Zr, Ti의 분포의 불균일이 상당 부분 해소됨을 알 수 있었다.
또한, 주파수 의존 특성으로 나타나는 저주파 영역의 피크의 떨림(oscillation) 현상이 없는 것으로 보아 전극과 커패시터 유전체 계면의 결함 발생도 상당 부분 억제되었음을 알 수 있으며 EPMA 분석 결과 TiO2, Al2O3이중 완화층을 형성함으로써 어닐링 공정 후에도 Pb의 휘발이나 확산이 방지되어 Pb, Zr, Ti의 조성비에는 큰 변화가 없음을 확인할 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 기존의 IC 공정에서 널리 사용하고 있는 Al2O3의 열증착 공정과 TiO2의 스퍼터링 공정을 이용하여 PZT 유전체 박막을 완성하는 커패시터의 이중 완화층을 형성하였으며, 후속 어닐링 공정에 따른 커패시터 유전체 박막내에서의 Pb의 확산 및 휘발이 방지되어 유전체 박막내의 Pb 조성을 균일하게 하고 커패시터의 유전 특성 변화를 방지하며 유전체 박막과 상·하부 전극 사이의 계면에서 발생하는 계면 결함을 줄여 상·하부 전극부위에서 전계집중 효과를 분산시키고 열적 안정성이 도모되어 커패시터의 신뢰성을 향상시킬 수 있다.
다시 말해서, 본 발명은 기존의 반도체 공정에서 널리 사용되고 있는 스퍼터링, PVD, CVD, RTA, annealing 공정을 이용하여 커패시터 유전체 박막과 절연막, 상·하부 전극 부위에 자리하는 계면층에 치밀한 구조의 이중 완화층(buffer layer) 구조의 막을 형성함으로써, 결정화 및 어닐링을 위한 후속 열처리 공정에서 PZT 박막 내의 Pb 확산과 휘발을 방지하게 되므로 성형된 박막내의 Pb 조성을 일정하게 유지하고 화학량론(stoichiometry)을 향상하게 된다. 그러므로, 유전 특성 변화를 방지하여 정전용량을 일정하게 유지시키며, PZT 박막과 절연막, 상·하부 전극 부위에 결함 발생을 방지하여 전계집중 효과를 줄이게 되고 커패시터의 열적 안정성이 향상되어 제조공정 수율 개선 및 커패시터 소자 동작의 장기적인 신뢰성을 증대시킬 수 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 그러한 수정 및 변형이 가해진 기술사상 역시 이하의 특허청구범위에 속하는 것으로 보아야 한다.

Claims (7)

  1. 실리콘 웨이퍼 기판상에 절연층 박막을 형성하는 제 1 공정;
    상기 절연층 박막상에 하부 전극 패턴과 유전체 박막 패턴 및 상부 전극 패턴으로 된 집적화된 전자기소자의 커패시터를 형성하는 제 2 공정; 및
    상기 제 2 공정에 의해 형성된 유전체의 상부 및 하부 표면에 다층 구조로 된 완화층을 형성하는 제 3 공정을 구비하는 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
  2. 제 1항에 있어서,
    상기 다층 구조로 된 완화층은, 티타늄 산화막 층 및 알루미늄 산화막 층으로 형성되는 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
  3. 제 2항에 있어서,
    상기 티타늄 산화막 층은, 티타늄을 스퍼터링 방법으로 증착하되 반응성 가스로써 산소를 소정 비율 함유하여 증착하는 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
  4. 제 3항에 있어서,
    상기 소정 비율은 5%∼35%인 것을 특징으로 하는 집적화 전자기소자용 박막커패시터 제조 방법.
  5. 제 2항에 있어서,
    상기 알루미늄 산화막은, 소정 양의 알루미늄을 열증착하고 일정 온도의 산소 분위기에서 소정 시간동안 어닐링하여 형성하는 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
  6. 제 5항에 있어서,
    상기 알루미늄의 두께는 500 Å 이고, 상기 일정 온도는 600 ∼ 700 ℃이며, 상기 소정 시간은 30∼60 분인 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
  7. 제 5항에 있어서,
    상기 알루미늄의 열증착 및 어닐링은 진공 증착기를 이용하여 진공을 10-7torr 유지한 상태에서 행해지는 것을 특징으로 하는 집적화 전자기소자용 박막 커패시터 제조 방법.
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