KR20030025620A - 디지탈 아이에프 기술을 적용한 전치 왜곡 방식의 디지털선형화기 - Google Patents

디지탈 아이에프 기술을 적용한 전치 왜곡 방식의 디지털선형화기 Download PDF

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Abstract

본 발명은 디지탈 아이에프 기술을 적용한 전치 왜곡 방식의 디지털 선형화기에 관한 것으로, 특히, 대전력 증폭기에 의한 왜곡 뿐만 아니라 변조기/복조기에 의한 왜곡 성분도 보상함으로써 디지털 선형화기의 선형화 특성을 개선하도록 함을 목적으로 한다. 이러한 목적의 본 발명은 디지털 입력 신호(I,Q)의 레벨을 조절하여 대전력 증폭기(340)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡한 후 그 왜곡된 디지털 신호(I')(Q')를 변조하여 디지털-아날로그 변환기(320)로 출력하며 아날로그-디지털 변환기(370)의 출력 신호를 원래의 기저대역 신호로 복조하는 전치 왜곡/변복조부(310)와, 상기 디지털-아날로그 변환기(320)의 아날로그 출력신호를 상향 주파수 변환하여 고주파 신호로 출력하는 업-믹서(330)와, 이 업-믹서(330)에서 출력되는 고주파 신호를 전력 증폭하는 대전력 증폭기(340)와, 방향성 결합기(350)에서 분리된 상기 대전력 증폭기의 출력 신호를 하향 주파수 변환하여 기저대역의 아날로그 신호로 변환하여 상기 아날로그-디지털 변환기(370)로 출력하는 다운-믹서(360)와, 디지털 입력신호(I,Q)와 상기 전치 왜곡/변복조부(310)에서의 기저대역의 궤환 신호를 이용하여 상기 전치 왜곡/변복조부(310)로 전치 왜곡을 위한 일함수 계수를 출력하는 디지털 신호 프로세서(390)를 구비하여 구성한다.

Description

디지탈 아이에프 기술을 적용한 전치 왜곡 방식의 디지털 선형화기{PREDISTORTION TYPE DIGITAL LINEARIER WITH DIGITAL IF CIRCUIT}
본 발명은 송신기에 구비된 대전력 증폭기에 관한 것으로, 특히 디지탈 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기에 관한 것이다.
일반적으로 전력 증폭기(Power Amplifier)는 고주파(Radio Frequency; RF) 신호를 증폭하여 기지국으로부터 공중으로 전달하는 중요한 부분으로, 전체 시스템의 비선형성에 가장 크게 영향을 미치는 부분이다.
이러한 전력 증폭기의 비선형 특성을 개선시키는 방법에는 Feed Forward 방식, Envelope Feedback 방식 그리고, Predistortion(전치 왜곡) 방식 등이 있다. 그 중에서도 성능에 비해 가격이 저렴하고 보다 넓은 대역폭에서도 동작하는 선형화 방법으로 전치 왜곡 방식이 많이 사용된다.
이러한 전치 왜곡 방식은 전력 증폭기의 비선형 왜곡 특성과 반대로 입력 신호를 미리 왜곡시켜서 전력 증폭기의 입력으로 제공하면 결과적으로 선형성이 개선된 결과를 얻게 된다.
종래의 전치 왜곡 방식 디지털 선형화기는 도1의 구성도에 도시된 바와 같이, 디지털 입력 신호의 레벨을 조절하고 레벨 조절된 디지털 입력 신호를 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(Predistorter)(10)와, 이 전치 왜곡기(10)의 출력 신호를 상향 주파수 변환하여 고주파 신호(Radio Frequency)로 만드는 업 컨버터(Up Converter)(20)와, 이업 컨버터(20)에서 출력되는 고주파 신호를 전력 증폭하는 대전력 증폭기(High Power Amplifier;HPA)(30)와, 기저대역의 궤환 신호와 상기 디지털 입력 신호를 이용하여 상기 전치 왜곡기(10)의 전치 왜곡을 제어하는 디지털 신호 프로세서(Digital Signal Processor; DSP)(50)와, 상기 대전력 증폭기(30)의 출력을 일정 비율로 분리하는 방향성 결합기(Directional Coupler)(32)와, 이 방향성 결합기(32)에서 분리된 신호를 하향 주파수 변환하여 기저대역의 신호를 상기 디지털 신호 프로세서(50)로 피드백(Feedback)시키는 피드백부(Feedback Unit)(40)와, 상기 업컨버터(20)와 피드백부(40)로 변조 및 복조를 위한 국부 주파수를 제공하는 국부 발진기(Local Oscillator)(25)와, 상기 방향성 결합기(32)를 통과한 상기 대전력 증폭기(30)의 출력 신호가 반사되지 않도록 전송선의 끝을 종단시키는 종단기(Terminator)(34)를 포함하여 구성한다.
상기 종단기(34)는 50 옴(Ohm)의 저항 성분을 갖도록 구성한다.
상기 업 컨버터(20)는 전치 왜곡기(10)에서 출력되는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog Converter; DAC)(21a,21b)와, 상기 디지털-아날로그 변환기(21a,21b)에서 출력되는 기저 대역(baseband)의 신호를 상기 국부 발진기(25)에서 출력되는 국부 발진 주파수를 이용하여 변조하는 변조기(Modulator)(22)로 구성된다.
상기 피드백부(40)는 방향성 결합기(32)에서의 고주파 신호를 국부 발진기(25)에서의 국부 발진 주파수를 이용하여 복조하는 복조기(Demodulator)(41)와, 상기 복조기(41)에서 출력되는 아날로그 기저 대역 신호를 디지털 신호로 변환하여 디지털 신호 프로세서(50)로 출력하는 아날로그-디지털 변환기(Analog to Digital Converter; ADC)(42a,42b)로 구성된다.
상기 전치 왜곡기(10)는 도2에 도시된 바와 같이, 이득 제어 신호(Gctl)를 이용하여 디지털 입력 신호의 레벨을 조절하는 이득 조절부(200)와, 상기 이득 조절부(200)에서 이득 조절된 디지털 입력 신호를 상기 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡부(100)로 구성된다.
상기 이득 조절부(200)는 제1 위상 디지털 입력 신호(I신호)와 이득 제어 신호(Gctl)를 곱하여 상기 제1 위상 디지털 입력 신호의 레벨을 조절하는 제1 곱셈기(210)와, 상기 제1 곱셈기(210)의 디지털 출력신호로부터 소정 비트수를 취하여 입출력 자리수를 맞추는 제1 플립플롭(220)과, 제2 위상 디지털 입력 신호(Q신호)와 상기 이득 제어 신호(Gctl)를 곱하여 상기 제2 위상 디지털 입력 신호의 레벨을 조절하는 제2 곱셈기(230)와, 상기 제2 곱셈기(230)의 디지털 출력 신호로부터 소정 비트수를 취하여 입출력 자리수를 맞추는 제2 플립플롭(240)을 구비하여 구성된다.
상기 전치 왜곡부(100)는 입력 신호의 크기를 측정하는 전력 측정부(110)와, 상기 입력 신호의 크기에 따라 입력 신호를 왜곡시킬 크기를 결정하기 위한 전치 왜곡 일함수(Predistortion Work Function)를 생성하는 일함수 생성부(Work Function Generator)(120)와, 상기 일함수 생성부(120)에서 생성된 전치 왜곡 일함수와 상기 입력 신호를 복소 결합하여 상기 입력 신호를 전치 왜곡시키는 복소 결합기(130)를 포함하여 구성된다.
상기 전력 측정부(110)는 제1 위상 디지털 입력 신호(I신호)를 제곱하여 그 제곱값을 출력하는 제1 제곱기(111)와, 제2 위상 디지털 입력 신호(Q신호)를 제곱하여 그 제곱값을 출력하는 제2 제곱기(112)와, 상기 제1 제곱기(111) 및 상기 제2 제곱기(112)의 각 출력을 가산하여 전체 디지털 입력 신호의 크기를 구하는 덧셈기(113)로 구성된다.
상기 일함수 생성부(120)는 덧셈기(113)의 출력을 제곱하여 그 제곱값을 출력하는 제1 제곱기(121)와, 상기 제1 제곱기(121)의 출력과 상기 제1 위상 디지털 입력 신호(I 신호)를 왜곡시키기 위한 전치 왜곡 일함수의 2차항 계수(aI)를 곱하는 제1 계수 곱셈기(122)와, 상기 덧셈기(113)의 출력과 상기 전치 왜곡 일함수의 1차항 계수(bI)를 곱하는 제2 계수 곱셈기(123)와, 상기 제1 계수 곱셈기(122)의 출력과 상기 제2 계수 곱셈기(123)의 출력 및 상기 전치 왜곡 일함수의 상수항 계수(cI)를 더하여 상기 제1 위상 디지털 입력 신호(I신호)에 대한 전치 왜곡 일함수를 출력하는 제1 덧셈기(124)와, 상기 덧셈기(113)의 출력을 제곱하여 그 제곱값을 출력하는 제2 제곱기(125)와, 상기 제2 제곱기(125)의 출력과 상기 제2 위상 디지털 입력 신호(Q 신호)를 왜곡시키기 위한 전치 왜곡 일함수의 2차항 계수(aQ)를 곱하는 제3 계수 곱셈기(126)와, 상기 덧셈기(113)의 출력과, 상기 전치 왜곡 일함수의 1차항 계수(bQ)를 곱하는 제4 계수 곱셈기(127)와, 상기 제3 계수 곱셈기(126)의 출력과 상기 제4 계수 곱셈기(127)의 출력 및 상기 전치 왜곡 일함수의 상수항 계수(cQ)를 더하여 상기 제2 위상 디지털 입력 신호(Q신호)에 대한 일함수를 출력하는 제2 덧셈기(128)로 구성된다.
상기 제1 위상 디지털 입력 신호에 대한 전치 왜곡 일함수 및 상기 제2 위상 디지털 입력 신호에 대한 전치 왜곡 일함수의 각 항의 계수는 상기 디지털 신호 프로세서(50)에 의해 갱신된다.
상기 복소 결합기(130)는 상기 제1 위상 디지털 입력 신호(I신호)와 상기 제1 덧셈기(124)의 출력을 곱하는 제1 곱셈기(131)와, 상기 제1 덧셈기(124)의 출력과 상기 제2 위상 디지털 입력 신호(Q신호)를 곱하는 제2 곱셈기(132)와, 상기 제2 위상 디지털 입력 신호(Q신호)와 상기 제2 덧셈기(128)의 출력을 곱하는 제3 곱셈기(133)와, 상기 제1 위상 디지털 입력 신호(I 신호)와 상기 제2 덧셈기(128)의 출력을 곱하는 제4 곱셈기(134)와, 상기 제1 곱셈기(131)의 출력과 상기 제3 곱셈기(133)의 출력을 감산하여 상기 제1 위상 디지털 입력 신호를 왜곡시키는 감산기(135)와, 상기 제2 곱셈기(132)의 출력과 상기 제4 곱셈기(134)의 출력을 더하여 상기 제2 위상 디지털 입력 신호를 왜곡시키는 덧셈기(136)로 구성된다.
이와같이 구성된 종래의 전치 왜곡 방식 디지털 선형화기의 동작 과정을 설명하면 다음과 같다.
IMT-2000(International Mobile Telecommunication-2000) 등 이동통신 시스템에서 요구되는 디지털 선형화기의 출력 레벨의 범위가 있는데, 디지털 선형화기의 출력 레벨이 요구 범위를 벗어나는 경우 디지털 선형화기의 출력 레벨을 조절해야 한다. 즉, 디지털 선형화기의 출력 레벨이 요구 범위에 못미치는 경우 디지털 선형화기의 출력 레벨을 높이고 반대로, 디지털 선형화기의 출력 레벨이 요구 범위를 초과하는 경우 디지털 선형화기의 출력 레벨을 낮추기 위한 이득 제어신호(Gctl)를 전치 왜곡기(10)의 이득 조절부(200)에 제공한다.
상기 이득 제어 신호(Gctl)는 전치 왜곡되기 전의 원래의 디지털 입력 신호의 레벨을 조절하기 위한 신호로서, 대전력 증폭기(30)의 원하는 출력 레벨에 따라 외부에서 설정하는 것으로 가정한다.
전치 왜곡기(10)의 이득 조절부(200)는 제1 곱셈기(210)가 이득 제어 신호(Gctl)와 디지털 입력신호(I신호)를 곱하고 제2 곱셈기(230)가 상기 이득 제어 신호(Gctl)와 디지털 입력신호(Q신호)를 곱해서 이득을 조절한다.
이때, 제1 곱셈기(210) 및 제2 곱셈기(230)의 각 출력값의 비트 수는 곱하기 전의 비트 수와 달라지게 되므로 제1,제2 플립플롭(220)(240)은 각각 상기 제1,제2 곱셈기(210)(230)의 각 출력값 중에서 사인비트(Sign Bit)를 보전하고 나머지 하위 비트들을 적당한 비트수를 취해서 동기와 자리수를 맞춘다.
그런데, 대전력 증폭기(30)는 비선형 왜곡 특성을 가지므로 전치 왜곡부(100)는 이득 조절부(200)에서 레벨 조정된 I신호와 Q신호가 상기 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡시켜 상기 대전력 증폭기(30)에서 선형성을 갖는 신호가 출력되도록 한다.
상기 대전력 증폭기(30)의 비선형 현상을 수학적으로 모델링하면 1차와 2차 성분(디지털 입력 신호의 전력에 대한 성분)을 포함하는 다항식으로 나타낼 수 있고 이러한 비선형 특성을 개선시키는 전치 왜곡기 또한 마찬가지로 1차와 2차 성분을 가지는 수학적 모델로 나타낼 수 있다.
즉, 디지털 입력 신호의 크기에 따라 디지털 입력 신호를 각각 왜곡시킬 크기를 결정하는 전치 왜곡 일함수 수식을 미리 2차 다항식으로 만들고 상기 2차 다항식을 생성하기 위한 디지털 회로를 전치 왜곡기(10)의 전치 왜곡부(100)에 구비한 후 실제 디지털 입력 신호의 크기를 상기 2차 다항식을 생성하기 위한 디지털 회로의 입력으로 받아 들여 디지털 입력 신호( 제1 위상 디지털 입력 신호(I신호), 제2 위상 디지털 입력 신호(Q신호))의 크기를 복소 결합기(130)를 거쳐 왜곡시킨다.
다시 설명하면, 전치 왜곡부(100)는 디지털 입력 신호를 두 개의 경로로 나누어 하나의 경로는 원래의 디지털 입력 신호를 그대로 통과시키고 다른 하나의 경로는 그 디지털 입력 신호의 크기 즉, 전력을 판단하여 전력에 따라 일함수를 생성한다.
그런 다음 상기 두 개의 경로의 신호를 복소 결합하여 대전력 증폭기(30)의 비선형 특성과 반대로 왜곡된 입력 신호를 생성한다.
이러한 전치 왜곡기(10)의 동작을 상세히 설명하면 다음과 같다.
전력 측정부(110)는 제1 제곱기(111)에서 제1 위상 디지털 입력 신호(I신호)를 제곱하여 제곱값을 구하고 제2 제곱기(112)에서 제2 위상 디지털 입력 신호(Q신호)를 제곱하여 제곱값을 구한 후 덧셈기(113)에서 이 두 제곱값을 더하여 디지털 입력 신호의 크기를 출력한다.
상기 두 제곱값을 더한 값 즉, 상기 덧셈기(113)의 출력값()을 X라고 가정한다.
일함수 생성부(120)는 상기 전력 측정부(110)에서 출력되는 디지털 입력 신호의 크기 즉, 전력(X)과 상기 디지털 신호 프로세서(52)에서 출력되는 전치 왜곡 일함수의 각 차수의 계수를 이용하여 전치 왜곡 일함수를 생성한다.
즉, 일함수 생성부(120)의 제1 덧셈기(124)는 I 신호에 대한 전치 왜곡 일함수를 [수학식1]과 같이 생성하고 제2 덧셈기(128)는 Q 신호에 대한 전치 왜곡 일함수를 [수학식2]와 같이 생성한다.
[수학식1]에서는 I신호에 대한 전치 왜곡 일함수의 2차항 계수이고는 I신호에 대한 전치 왜곡 일함수의 1차항 계수이며는 I신호에 대한 전치 왜곡 일함수의 상수항이다.
[수학식2]에서는 Q신호에 대한 전치 왜곡 일함수의 2차항 계수이고는 Q신호에 대한 전치 왜곡 일함수의 1차항 계수이며는 Q신호에 대한 전치 왜곡 일함수의 상수항이다.
복소 결합기(130)는 상기 일함수 생성부(120)에서 출력되는 I 신호에 대한 전치 왜곡 일함수 및 Q 신호에 대한 전치 왜곡 일함수와 원래의 I 신호 및 Q 신호를 복소 결합하여 원래의 I 신호와 Q 신호를 왜곡시킨다.
즉, 제1 곱셈기(131)는 상기 I 신호와 I 신호에 대한 전치 왜곡 일함수를 곱하고 제2 곱셈기(132)는 I 신호에 대한 전치 왜곡 일함수와 상기 Q 신호를 곱하며 제3 곱셈기(133)는 상기 Q 신호와 Q 신호에 대한 전치 왜곡 일함수를 곱하고 제4 곱셈기(134)는 상기 I 신호와 상기 Q 신호에 대한 전치 왜곡 일함수를 곱한다.
감산기(135)는 상기 제1 곱셈기(131)의 출력과 상기 제3 곱셈기(133)의 출력을 감산하여 대전력 증폭기(30)의 비선형 특성과 반대의 특성이 되도록 상기 I 신호를 왜곡시키고 덧셈기(136)는 상기 제2 곱셈기(132)의 출력과 상기 제4 곱셈기(134)의 출력을 더하여 대전력 증폭기(30)의 비선형 특성과 반대의 특성이 되도록 상기 Q 신호를 왜곡시킨다.
이렇게 전치 왜곡기(10)에서 대전력 증폭기(30)의 비선형 특성과 반대의 특성이 되도록 전치 왜곡된 디지털 입력 신호(I', Q')는 업 컨버터(20)의 디지털-아날로그 변환기(21a,21b) 및 변조기(22)를 거친 후 대전력 증폭기(30)로 입력된다.
전치 왜곡기(10)에서 전치 왜곡된 신호(P1)가 대전력 증폭기(30)로 입력되면 대전력 증폭기(30)는 비선형 특성으로 입력신호를 전력 증폭하게 되어 최종 출력은 비선형성이 개선된 선형화 특성을 가진다.
상기 과정으로 대전력 증폭기(30)에서 선형화 특성을 가지는 신호가 출력되면 방향성 결합기(32)는 상기 대전력 증폭기(30)의 출력을 일정 비율로 분리하여 그 분리된 신호를 피드백부(40)로 입력시킨다.
상기 피드백부(40)는 복조기(41)가 상기 방향성 결합기(32)에서 분리된 선형화 고주파 신호를 복조하고 아날로그-디지털 변환기(42a,42b)가 상기 복조기(41)에서 출력되는 아날로그 기저 대역 신호를 디지털 신호로 변환하여 디지털 신호 프로세서(50)로 입력시킨다.
상기 디지털 신호 프로세서(50)는 디지털 입력 신호(I신호,Q신호)와 아날로그-디지털 변환기(42a,42b)에서 출력되는 신호를 비교하여 에러가 작아지도록 전치 왜곡 일함수의 계수들을 갱신한 후 전치 왜곡부(100)로 제공한다.
이렇게 송신기의 디지털 입력 신호를 이득 제어 신호를 이용하여 레벨을 조절한 후 전치 왜곡함으로써 전치 왜곡 방식으로 대전력 증폭기의 비선형 특성을 개선하는 송신기의 출력 레벨을 조절할 수 있게 된다.
그러나, 종래 전치 왜곡 방식의 디지털 선형화기는 업 컨버터와 다운 컨버터의 위치에 아날로그 변조기/복조기(Analog Quadrature Modulator/Demodulator)를 사용하기 때문에 디지털 입력신호(I,Q)의 불평형(Unbalance) 또는 부가적인 아날로그 회로의 허용 오차(tolerance) 등의 문제로 인하여 대전력 증폭기(HPA)의 입력 신호가 왜곡되므로 디지털 선형화기의 최종 출력 신호를 선형화시키는데 한계가 있었다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 대전력 증폭기에 의한 왜곡 뿐만 아니라 변조기/복조기에 의한 왜곡 성분도 보상함으로써 디지털 선형화기의 선형화 특성을 개선하도록 창안한 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기를 제공함을 목적으로 한다.
도1은 종래의 디지털 선형화기의 블럭도.
도2는 도1에서 전치 왜곡기의 회로도.
도3은 본 발명의 실시예를 위한 디지털 선형화기의 블럭도.
도4는 도3에서 전치 왜곡/변복조부의 상세 회로도.
** 도면의 주요부분에 대한 부호 설명 **
310 : 전치 왜곡/변복조부 320 : 디지털-아날로그 변환기
330 : 업-믹서(Up-Mixer) 340 : 대전력 증폭기(HPA)
350 : 방향성 결합기 360 : 다운-믹서(Down-Mixer)
370 : 아날로그-디지털 변환기 380 : 디지털 신호 프로세서(DSP)
본 발명은 상기의 목적을 달성하기 위하여 디지털 입력 신호(I,Q)의 레벨을 조절하여 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡한 후 그 왜곡된 디지털 신호(I')(Q')를 변조하며 디지털 선형화기의 최종출력신호를 원래의 기저대역 신호로 복조하는 전치 왜곡/변복조부와, 이 전치 왜곡/위상 조절부로부터의 디지털 출력신호를 기저 대역의 아날로그 신호로 변환하며 상기 전치 왜곡/위상 조정부로의 아날로그 입력 신호를 디지털 신호로 변환하도록 디지털-아날로그 변환기 및 아날로그-디지털 변환기를 구비하는 신호 변환부와, 이 신호 변환부에서의 아날로그 출력신호를 상향 주파수 변환하여 고주파 신호(Radio Frequency)로 출력하며 상기 신호 변환부로의 아날로그 입력신호를 하향 주파수 변환하여 기저 대역의 아날로그 신호로 변환하도록 업-믹서(Up-Mixer) 및 다운-믹서(Down-Mixer)를 구비하는 주파수 변환부와, 상기 주파수 변환부로 발진 주파수를 제공하는 국부 발진기(Local Oscillator)와, 상기 주파수 변환부에서 출력되는 고주파 신호를 전력 증폭하는 대전력 증폭기(High Power Amplifier;HPA)와, 이 대전력 증폭기의 출력 신호중 일부 신호를 분리하여 상기 주파수 변환부로 입력시키는 방향성 결합기(Directional Coupler)와, 디지털 입력신호(I,Q)와 상기 전치 왜곡/변복조부에서의 기저대역의 궤환 신호를 이용하여 상기 전치 왜곡/변복조부로 전치 왜곡을 위한 일함수 계수를 출력하는 디지털 신호 프로세서(Digital Signal Processor; DSP)를 구비하여 구성한다.
상기 전치 왜곡/변복조부는 디지털 입력 신호(I,Q)의 레벨을 조절한 후 대전력 증폭기의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기와,이 전치 왜곡기에서의 디지털 출력신호(I',Q')에 대해 QPSK 변조하여 디지털-아날로그 변환기로 출력하고 아날로그-디지털 변환기에서의 디지털 신호를 2개 채널 신호(I,Q)로 분리하여 복조한 후 그 복조된 신호에 포함된 이미지 신호를 제거하여 디지털 신호 프로세서로 출력하는 디지털 IF 처리 블럭으로 구성한다.
상기 디지털 IF 처리 블럭은 전치 왜곡기의 디지털 출력신호(I',Q')를 각기 보간한 후 90도 앞선 신호와 90도 뒤진 신호를 각기 곱하여 QPSK 변조하고 그 변조된 신호를 디지털-아날로그 변환기로 출력하는 QPSK 변조부와, 아날로그-디지털 변환기의 출력신호를 2개의 경로로 분리한 후 각기 90도 앞선 신호와 90도 뒤진 신호를 곱하여 QPSK 복조하고 그 복조된 신호를 데시메이션(Decimation)하여 기저 대역의 신호를 복원한 후 디지털 시호 프로세서(DSP)로 출력하는 QPSK 복조부로 구성한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도3은 본 발명의 실시예를 위한 장치의 블럭도로서 이에 도시한 바와 같이, 디지털 입력 신호(I,Q)의 레벨을 조절하여 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡한 후 그 왜곡된 디지털 신호(I')(Q')를 변조하며 디지털 선형화기의 최종출력신호를 원래의 기저대역 신호로 복조하는 전치 왜곡/변복조부(310)와, 이 전치 왜곡/위상 조절부(310)의 디지털 출력신호를 기저 대역의 아날로그 신호로 변환하는 디지털-아날로그 변환기(320)와, 이 디지털-아날로그 변환기(320)의 아날로그 출력신호를 상향 주파수 변환하여 고주파 신호(Radio Frequency)로 출력하는 업-믹서(Up-Mixer)(330)와, 이 업-믹서(330)에서 출력되는고주파 신호를 전력 증폭하는 대전력 증폭기(High Power Amplifier;HPA)(340)와, 디지털 입력신호(I,Q)와 상기 전치 왜곡/변복조부(310)에서의 기저대역의 궤환 신호를 이용하여 상기 전치 왜곡/변복조부(310)로 전치 왜곡을 위한 일함수 계수를 출력하는 디지털 신호 프로세서(Digital Signal Processor; DSP)(390)와, 상기 대전력 증폭기(340)의 출력을 일정 비율로 분리하는 방향성 결합기(Directional Coupler)(350)와, 상기 방향성 결합기(350)에서 분리된 신호를 하향 주파수 변환하여 기저대역의 아날로그 신호로 변환하는 다운-믹서(Down-Mixer)(360)와, 이 다운-믹서(360)의 아날로그 출력신호를 디지털 신호로 변환하여 상기 전치 왜곡/변복조부(310)로 출력하는 아날로그-디지털 변환기(370)와, 상기 업-믹서(330)와 다운-믹서(360)로 국부 주파수를 제공하는 국부 발진기(Local Oscillator)(380)와, 상기 방향성 결합기(350)를 통과한 상기 대전력 증폭기(340)의 출력 신호가 반사되지 않도록 전송선의 끝을 종단시키는 종단기(Terminator)(351)를 구비하여 구성한다.
상기 종단기(351)는 50 옴(Ohm)의 저항 성분을 갖도록 구성한다.
상기 전치 왜곡/변복조부(310)는 디지털 입력 신호(I,Q)의 레벨을 조절한 후 대전력 증폭기(340)의 비선형 왜곡 특성과 반대의 특성을 가지도록 왜곡하는 전치 왜곡기(10)와, 이 전치 왜곡기(10)에서의 디지털 출력신호(I',Q')에 대해 QPSK 변조하여 디지털-아날로그 변환기(320)로 출력하고 아날로그-디지털 변환기(370)에서의 디지털 신호를 2개 채널 신호(I,Q)로 분리하여 복조한 후 그 복조된 신호에 포함된 이미지 신호를 제거하여 디지털 신호 프로세서(390)로 출력하는 디지털 IF 처리 블럭(400)으로 구성한다.
상기 전치 왜곡기(10)는 도1의 전치 왜곡기와 동일하게 이득 조절부(200)와 전치 왜곡부(100)로 구성한다.
상기 디지털 IF 처리 블럭(400)은 전치 왜곡기(10)의 디지털 출력신호(I',Q')를 QPSK 변조하는 QPSK 변조부(410)와, 아날로그-디지털 변환기(370)의 출력신호를 QPSK 복조하여 기저 대역의 신호를 복원하는 QPSK 복조부(420)로 구성한다.
상기 QPSK 변조부(410)는 전치 왜곡기(10)의 디지털 출력신호(I')(Q')의 데이터 레이트가 2배가 되도록 각기 보간하는 보간기(411a)(411b)와, 이 보간기(411a)(411b)의 출력 신호의 데이터 레이트가 2배가 되도록 각기 보간하는 보간기(412a)(412b)와, 상기 보간기(412a)(412b)의 출력 신호에 대해 90도 앞선 신호(cos)와 90도 뒤진 신호(-sin)를 곱하여 QPSK 변조한 후 그 변조된 신호를 결합하여 디지털-아날로그 변환기(320)로 출력하는 변조기(413)로 구성한다.
상기 변조기(413)는 보간기(412a)의 출력 신호에 90도 앞선 신호(cos)를 곱하는 곱셈기(413a)와, 보간기(412b)의 출력 신호에 90도 뒤진 신호(-sin)를 곱하는 곱셈기(413b)와, 상기 곱셈기(413a)(413b)의 출력 신호를 결합하여 QPSK 변조된 중간주파수 신호를 출력하는 덧셈기(413c)로 구성한다.
상기 QPSK 복조부(420)는 아날로그-디지털 변환기(370)의 출력 신호를 2개의 경로로 분리하고 그 각각의 경로 신호에 대해 90도 앞선 신호(cos)와 90도 뒤진 신호(-sin) 각각을 곱하여 원래의 신호(I,Q)로 복조하는 복조기(421)와, 상기 복조기(421)의 각각 출력신호의 데이터 레이트가 1/2가 되도록 각기 데시메이션하는 데시메이터(422a)(422b)와, 상기 데시메이터(422a)(422b)의 출력 신호에 포함된 이미지 신호를 각기 제거하여 기저대역의 신호를 디지털 신호 프로세서(390)로 출력하는 이미지 제거 필터(423a)(423b)로 구성한다.
상기 복조기(421)는 아날로그-디지털 변환기(370)의 출력신호로부터 분리된 일측 신호에 90도 앞선 신호(cos)를 곱하여 원래의 I 신호로 복조하는 곱셈기(421a)와, 상기 아날로그-디지털 변환기(370)의 출력 신호로부터 분리된 타측 신호에 90도 뒤진 신호(-sin)를 곱하여 원래의 Q 신호로 복조하는 곱셈기(421b)로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
IMT-2000(International Mobile Telecommunication-2000) 등 이동통신 시스템에서 디지털 선형화기의 출력 레벨이 요구 범위를 벗어나는 경우 디지털 선형화기의 출력 레벨을 조절해야 하는데, 이를 위하여 이득 제어 신호(Gctl)가 전치 왜곡/변복조부(310)의 전치 왜곡기(10)로 제공된다.
상기 이득 제어 신호(Gctl)는 외부 또는 디지털 신호 프로세서(390)로부터 제공되도록 구성할 수 있다.
상기 전치 왜곡기(10)는 도1의 전치 왜곡기(10)와 동일하게 이득 조절부(200), 전치 왜곡부(100)를 구비하여 구성한다.
즉, 이득 조절부(200)는 이득 제어 신호(Gctl)를 디지털 입력 신호(I 신호와 Q 신호)에 곱하여 이득을 조절하고 그 이득 조절된 각 출력값의 비트수가 곱하기전의 비트 수와 달라지게 되므로 각 출력값 중에서 사인비트(Sign Bit)를 보전하고 나머지 하위 비트들을 적당한 비트수를 취해서 동기와 자리수를 맞춘다.
이렇게 이득 조절 회로(200)에서 레벨 조정된 I신호와 Q신호는 전치 왜곡부(100)로 입력된다.
전치 왜곡부(100)는 레벨 조정된 I 신호와 Q 신호의 전력을 측정하고 그 측정된 전력에 따라 디지털 신호 프로세서(390)로부터 제공되는 전치 왜곡 일함수의 각 차수의 계수를 이용하여 I 신호에 대한 전치 왜곡 일함수와 Q신호에 대한 전치 왜곡 일함수를 생성하고 그런 다음 상기 이득 조절부(200)에서 레벨 조정된 I 신호 및 Q 신호와 상기 전치 왜곡 일함수를 복소 결합하여 대전력 증폭기(30)의 비선형 왜곡 특성과 반대의 특성이 되도록 I 신호 및 Q 신호를 왜곡시킨다.
그런데, 실제 선형화 알고리즘은 가장 큰 디지털 신호를 "1"로 간주하고 수행하는 것으로서, 14비트 신호의 가장 높은 비트를 "1"로 간주했기 때문에 디지털 입력 신호의 레벨을 높이기 위해서는 한계가 있었다.
따라서, 본 발명의 실시예에서 전치 왜곡기(10)는 전치 왜곡 일함수의 각 차수의 계수들의 비트 수를 20비트로 설계하여 입력 신호의 레벨을 보다 정확하게 조정할 수 있도록 한다.
이렇게 전치 왜곡된 디지털 입력 신호(I', Q')는 디지털 IF 처리 블럭(400)으로 입력된다.
디지털 IF 처리 블럭(400)은 전치 왜곡기(10)로부터 입력되는 디지털 입력 신호(I',Q')를 디지털 방식의 QPSK 변조시킨 후 그 변조된 IF 신호를 디지털-아날로그 변환기(320)로 입력시킨다.
전치 왜곡된 디지털 입력신호(I',Q')가 입력되면 QPSK 변조부(410)는 보간기(411a)(412a)가 상기 디지털 입력신호(I')를 데이터 레이트가 각기 2배가 되도록 순차적으로 보간하고 보간기(411b)(412b)가 상기 디지털 입력신호(Q')를 데이터 레이트가 각기 2배가 되도록 순차적으로 보간하며 변조기(413)가 상기 보간기(412a)(412b)의 출력 신호 각각에 90도 앞선 신호(cos), 90도 뒤진 신호(-sin)를 곱하여 QPSK 변조한 후 그 변조된 신호를 결합하여 중간 주파수 신호(IF)를 디지털-아날로그 변환기(320)로 출력하게 된다.
상기 변조기(413)는 곱셈기(413a)가 보간기(412a)의 출력 신호에 90도 앞선 신호(cos)를 곱하고 곱셈기(413b)가 보간기(412b)의 출력 신호에 90도 뒤진 신호(-sin)를 곱하며 덧셈기(413c)가 상기 곱셈기(413a)(413b)의 출력 신호를 결합하여 변조된 중간주파수 신호를 디지털-아날로그 변환기(320)로 출력하게 된다.
상기 디지털-아날로그 변환기(320)는 디지털 IF 처리 블럭(400)으로부터 출력된 디지털 IF 신호를 아날로그 신호로 변환하여 업-믹서(Up-Mixer)(330)로 출력하게 된다.
업-믹서(Up-Mixer)(330)는 상기 디지털-아날로그 변환기(320)에서 변환된 아날로그 신호를 국부 발진기(380)에서의 발진 주파수와 결합하여 주파수를 상승시킨 후 그 주파수가 상승된 반송파의 고주파 신호를 대전력 증폭기(340)로 입력시킨다.
상기 대전력 증폭기(340)는 고주파 신호를 전력 증폭하며, 이때 전력 증폭된 신호는 비선형 특성이 제거된 선형화 특성을 가진다.
상기 과정으로 대전력 증폭기(340)에서 선형화 특성을 가지는 신호가 출력되면 방향성 결합기(350)는 상기 대전력 증폭기(340)의 출력을 일정 비율로 분리하여 그 분리된 신호를 다운-믹서(360)로 입력시킨다.
상기 다운-믹서(360)는 방향성 결합기(350)로부터 입력되는 신호를 국부 발진기(380)의 발진 주파수와 결합하여 주파수를 IF 대역으로 낮춘 후 아날로그-디지털 변환기(370)로 입력시킨다.
상기 아날로그-디지털 변환기(370)는 다운-믹서(360)에서의 아날로그 출력신호를 디지털 신호로 변환하여 디지털 IF 처리 블럭(400)으로 입력시킨다.
상기 디지털 IF 처리 블럭(400)은 QPSK 복조부(420)가 아날로그-디지털 변환기(370)에서의 디지털 출력신호를 디지털 방식의 QPSK 복조한 후 기저대역의 신호로 복원하여 디지털 신호 프로세서(390)로 입력시킨다.
상기 QPSK 복조부(420)는 복조기(421)가 아날로그-디지털 변환기(370)의 출력 신호를 2개의 경로로 분리하여 QPSK 복조 처리하는데, 상기 복조기(421)는 곱셈기(421a)가 아날로그-디지털 변환기(370)의 출력신호로부터 분리된 일측 신호에 90도 앞선 신호(cos)를 곱하여 디지털 신호(I 신호)를 QPSK 복조한 후 데시메이터(422a)로 출력하고 곱셈기(421b)가 상기 아날로그-디지털 변환기(370)의 출력 신호로부터 분리된 타측 신호에 90도 뒤진 신호(-sin)를 곱하여 디지털 신호(Q 신호)를 QPSK 복조한 후 데시메이터(422b)로 출력한다.
상기 데시메이터(422a)가 복조기(421)에서 QPSK 복조된 I 신호에 대해 1/2 데시메이션하면 이미지 제거 필터(423a)가 그 데시메이션된 신호에 포함된 이미지신호를 제거하여 기저대역의 신호를 복원하고 동시에 상기 데시메이터(422b)가 복조기(421)에서 QPSK 복조된 Q 신호에 대해 1/2 데시메이션하면 이미지 제거 필터(423b)가 그 데시메이션된 신호에 포함된 이미지 신호를 제거하여 기저대역의 신호를 복원한다.
상기 QPSK 복조부(420)에서 최종적으로 복원된 기저대역의 신호는 디지털 신호 프로세서(390)로 입력된다.
상기 디지털 신호 프로세서(390)는 디지털 입력 신호(I,Q)와 전치 왜곡/변복조부(310)에서 복원된 최종 출력신호를 비교하여 전치 왜곡/변복조부(310)의 전치 왜곡부(100)를 적응적으로 동작시키기 위한 최적의 일함수를 찾아 상기 전치 왜곡부(100)로 입력시키게 된다.
즉, 디지털 신호 프로세서(390)는 제1 위상 디지털 입력 신호(I)에 대한 전치 왜곡 일함수 및 상기 제2 위상 디지털 입력신호(Q)에 대한 전치 왜곡 일함수의 각 항의 계수를 갱신하여 전치 왜곡부(100)를 적응적으로 동작시킴으로써 대전력 증폭기의 비선형 특성을 개선시키게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 디지털 방식의 QPSK 변조기를 구비함으로써 종래 선형화기에서 I채널과 Q채널을 각각 아날로그 신호로 변환한 후 아날로그 QPSK 변조기를 사용하여 변복조함에 의해 발생하는 I,Q 채널 불평형에 의한 오류 또는 변조기 자체가 가지는 비선형 특성을 제거하여 대전력 증폭기의 비선형 특성을 개선할 수 있는 효과가 있다.

Claims (5)

  1. 왜곡 성분을 보상하는 선형화기에 있어서, 입력된 디지털 신호를 왜곡시키고 변/복조하는 전치 왜곡 변/복조부와, 상기 전치 왜곡 변/복조부에서 출력된 신호를 디지털 또는 아날로그 신호로 변환하는 신호 변환부와, 상기 신호 변환부에서 변화된 신호의 주파수를 상/하향시키는 주파수 변환부와, 상기 신호 변환부에서 상향된 신호의 출력을 증폭시키는 대전력 증폭기와, 상기 전치 왜곡 변/복조부를 거쳐 복조된 상기 대전력 증폭기의 출력과 상기 디지털 입력 신호를 이용하여 전치 왜곡을 제어하는 디지털 프로세서로 구성된 것을 특징으로 하는 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기.
  2. 제1항에 있어서, 전치 왜곡 변/복조부는 입력된 디지털 신호를 왜곡시키는 전치 왜곡기와, 왜곡된 신호를 변/복조하는 디지털 IF 처리 블럭으로 구성된 것을 특징으로 하는 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기.
  3. 제2항에 있어서, 디지털 IF 처리 블럭은 전치 왜곡기에서 왜곡된 디지털 출력신호를 보간하고 QPSK 변조하는 QPSK 변조부와, 신호 변환부의 디지털 출력신호를 QPSK 복조하고 그 복조된 신호의 데이터 레이트를 낮추는 QPSK 복조부로 구성된 것을 특징으로 하는 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털선형화기.
  4. 제3항에 있어서, QPSK 변조부는 전치 왜곡기의 디지털 출력 신호의 데이터 레이트를 높이는 보간기와, 이 보간기의 출력을 QPSK 변조하는 변조기로 구성함을 특징으로 하는 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기.
  5. 제3항에 있어서, QPSK 복조부는 신호 변환부의 디지털 출력신호를 QPSK 복조하는 QPSK 복조기와, 상기 QPSK 복조기에서 복조된 디지털 신호의 데이터 레이트를 낮추는 데시메이터와, 상기 데시메이터의 출력의 이미지 신호를 제거하는 IRF 필터로 구성된 것을 특징으로 하는 디지털 아이에프(IF) 기술을 적용한 전치 왜곡 방식의 디지털 선형화기.
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