KR20030020947A - 결정 피드백 이퀄라이저 내의 피드백 루프 지연과 연관된성능 손실을 완화하기 위한 회로 및 그 방법 - Google Patents

결정 피드백 이퀄라이저 내의 피드백 루프 지연과 연관된성능 손실을 완화하기 위한 회로 및 그 방법 Download PDF

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Abstract

결정 피드백 이퀄라이저(DFE)는 포워드 이퀄라이저, 제 1 및 제 2 가산기들, 결정 소자, 피드백 이퀄라이저, 및 N-탭 필터를 포함한다. 바람직하게, 제 1 및 제 2 가산기들, 결정 소자, 및 피드백 이퀄라이저는 제 1 피드백 루프를 구성하고, 제 2 가산기, 결정 소자, 및 N-탭 필터는 제 2 피드백 루프를 구성한다. 이 경우에, 제 2 피드백 루프는 제 1 피드백 루프와 연관된 이행 지연에 대해 자유롭다. 예시적인 DFE에 있어서, N은 양의 정수이다. 원할 경우, N-탭 필터는 고속 논리로 구현된다. 제 1 및 제 2 피드백 신호들에 기초하여 결정 피드백 이퀄라이저를 제어하는 방법도 설명된다.

Description

결정 피드백 이퀄라이저 내의 피드백 루프 지연과 연관된 성능 손실을 완화하기 위한 회로 및 그 방법{Circuitry for mitigating performance loss associated with feedback loop delay in decision feedback equalizer and method therefor}
디지털 송신은 다중 경로 페이딩(multipath fading) 등에 영향을 받기 쉽고, 신호 품질의 열화를 가져오는 송신 신호의 파형 왜곡을 초래한다. 이러한 문제점을 최소화하기 위해서, 현재에는 지연선 필터(transversal filter)를 사용하는 자동 적응형 이퀄라이저를 사용하고 있다. 적응형 이퀄라이저는 선형 및 비선형 형태로 분류될 수도 있다. 선형 이퀄라이저는 지상 디지털 마이크로파 통신 시스템들에서 광범위하게 사용되고 있다. 그러나, 이것은 깊거나 또는 심각한 다중 경로 왜곡을 효과적으로 최소화할 수 없다. 따라서, 나머지 심볼간 간섭(residual intersymbol interference)이 바람직하지 않게 증가한다. 실제로, 신호 송신 레이트가 더 높아지고 신호 전파 거리가 증가함에 따라, 선형 이퀄라이저는 더 이상 다중 경로 지연이 송신 심볼 기간에 걸쳐 확산되는 심각한 주파수 선택적 페이딩을 처리하기에 충분하지 않다. 이러한 문제점을 극복하기 위해서, 결정 피드백 이퀄라이저(DFE)의 형태를 취하는 비선형 형태의 이퀄라이저가 종종 사용된다. 즉, DFE들은 통상적으로 디지털 통신 시스템들에 사용되어, 채널에 의해 야기되는 다중 경로 손상들을 감소시킨다.
미국에서의 지상 디지털 TV를 위한, 명칭이 "ATSC 디지털 텔레비전 표준(ATSC Digital Television Standard)"(1995년 9월 16일, 문서 A53)인 ATSC(Advanced Television Systems Committee)에 의해 서술된 ATSC 표준 세트는 VHF 및 UHF 반송 주파수 범위에서 10.76㎒의 심볼 레이트로 6㎒의 대역폭에서 19.28Mbps의 MPEG 비트 스트림의 송신을 필요로 한다. 사용되는 변조 방법은 단일 반송파 8 레벨 VSB(Vestigial Sideband) 변조 방법이다. 북미 지상 디지털 TV와 같은 시스템들은 다중 경로 손상들을 감소시키기 위해 DFE들에 의존한다.
츠지모토(Tsujimoto)에 의한 미국 특허 제5,119,401호는 신호 기준점이 채널 응답에 따라 이동할 수 있는 포워드부(forward part)를 포함하는 결정 피드백 이퀄라이저를 개시한다. '401 특허에서, 도 1은 참조 번호 30으로 표시된 결정 피드백 이퀄라이저(DFE)의 형태로 비선형 이퀄라이저를 도시한다. DFE는 포워드 이퀄라이저(FE, forward equalizer)(32) 및 백워드 이퀄라이저(BE, backward equalizer)(34)를 포함한다. 전체 DFE(30)의 중앙 탭(C0)은 도시된 바와 같이 포워드 이퀄라이저의 마지막 탭에 위치된다. 포워드 이퀄라이저(30)는 직렬로 연결된 N-1개의 지연 회로들(36), N개의 곱셈기들(38), 및 가산기(40)를 포함한다. 한편, 백워드 이퀄라이저(34)는 M개의 지연 회로들(42), M개의 곱셈기들(44), 및 가산기(46)를 포함한다. 또한, DFE(30)는 결정 회로(48), 2개의 감산기들(50, 52), 및 탭 제어 신호 발생기(54)를 포함한다.
DFE(30)는 포워드 이퀄라이저(32)에서의 임펄스 응답(impulse response)의 프리커서(precursor)로 인한 임의의 수신된 신호에서의 심볼간 간섭(ISI)을 최소화하도록 동작하고, 백워드 이퀄라이저(34)에서의 포스트커서(postcursor)에 의해 야기된 ISI를 최소화하도록 동작한다. 포워드 이퀄라이저(32)의 출력은 감산기(50)에서 백워드 이퀄라이저(34)의 출력으로부터 감산된다. 결정 신호(an)(결정 회로(48)에 의해 출력된 다음 백워드 이퀄라이저(34)로 피드백됨)는 심볼간 간섭 및 잡음들에 대해 자유롭다. 따라서, 결정 피드백 기술을 사용하는 백워드 이퀄라이저(34)의 균등화 능력(equalization capability)은 포워드 이퀄라이저(32)의 균등화 능력보다 높다. 이것은 백워드 이퀄라이저(34)가 임펄스 응답의 포스트커서에 의해 야기된 ISI(즉, 최소 위상 시프트 페이딩)를 완전히 제거할 수 있다는 것을 의미한다. DFE(30)는 포워드 이퀄라이저(32)만 제공되는 경우보다 우수하다는 것을 알 것이다.
한편, 프리커서로 인한 심볼간 간섭(최소가 아닌 위상 시프트 페이딩)은 포워드 이퀄라이저(32)에서 균등화된다. 따라서, 최소가 아닌 위상 시프트 페이딩으로 인한 ISI와 관련하여, DFE(30)는 단지 포워드 이퀄라이저(32)와 동일한 균등화를 구현한다. 이것은 지상 디지털 마이크로파 통신 시스템들에서의 복잡한 DFE보다는, 쉽게 설치되는 선형 이퀄라이저(32)가 주로 사용되어, 최소가 아닌 위상 페이딩으로 인한 심각한 왜곡이 빈번하게 발생하도록 하는 이유이다.
최소가 아닌 위상 시프트 페이딩으로 인해 야기되는 심볼간 간섭을 효과적으로 제거하는 공지된 방법은 결정 피드백 이퀄라이저(DEF)가 이어지는 매칭 필터(MF, matched filter)를 제공하는 것이다. 도 2는 이 MF/DEF 구성의 일 예를 도시하는 블록도이다. 도 1에 도시된 구성과 동일한 결정 피드백 이퀄라이저(DFE)(30)는 다수의 지연 회로들(62)(다수의 지연 회로들 각각은 심볼 간격 T/2를 가짐), 다수의 곱셈기들(64), 및 탭 제어 신호 발생기(68)를 포함하는 매칭 필터(60)가 선행한다. 공지된 바와 같이, 매칭 필터는 피크 신호 전력 대 평균 잡음 전력의 출력 비를 최소화한다. MF/DFE 구성은 DFE만이 제공되는 경우에 비해 우수한 프리커서 왜곡 균등화 성능을 나타낸다. 그러나, MF/DFE는 포스트커서 왜곡의 균등화에 관하여서는 DFE보다 열등하다. MF/DFE에서의 고유한 이러한 문제점은 MF(60)의 제공에 의해 발생되는 새로운 파형 왜곡에 의해 야기된다.
미국 특허 제5,119,401호는 중앙 탭이 적어도 한 심볼 간격만큼 이퀄라이저의 최종 단쪽으로 이동되는 포워드 이퀄라이저를 갖는 DFE를 제공함으로써 결정 피드백 이퀄라이저의 성능을 향상시키는 것을 제안하고 있다. 도 3에 도시된 바와 같이, DFE(100)는 도 1에 도시된 것과는 다르며(즉, 도 1의 DFE가 2개의 감산기들(102, 104), 2개의 상관기들(106, 108), 및 탭 제어 신호 발생기(110)를포함하도록 수정됨), 또한, 전자의 구성의 중앙 탭(C0)은 그 입력 쪽으로 1-탭만큼 이동되어 마지막 탭이 C+1로 표시되어 있다.
상술된 바와 같은 종래의 DFE들은 채널에 기인하는 다중 경로 손상을 제거하도록 하기 위해 포워드 이퀄라이저(FE) 및 피드백 이퀄라이저(FBE) 모두에 있어서 매우 긴 탭들(예를 들어, 임펄스 필터들)을 필요로 한다는 것을 알 것이다. 설계 제약 사항들로 인해, 이러한 긴 필터들은 종종 파이프라인 구조들을 사용하여 실현된다. 이러한 파이프라인 구조체들은 종종 원하지 않는 지연(즉, 이행 지연(implementation delay)을 야기한다. 또한, 이퀄라이저의 피드백 경로에서의 지연은 성능상 불리한 점을 발생시킨다는 점을 유념해야 할 것이다. 이퀄라이저의 성능은 주 경로에 매우 근접한 포스트커서 에코들에 대해 떨어질 것이다. 이러한 에코들에 대해, 피드백 필터에 의해서는 거의 도움이 되지 않고, 균등화의 대부분을 포워드 이퀄라이저가 행하도록 한다.
주 경로에 근접한 포스트커서 에코들은 지상 채널들에서 공통적이기 때문에, 피드백 경로가 원하지 않는 지연없이 실현될 수 있다면 매우 바람직하다. 따라서, 필요한 것은 DFE 내의 피드백 루프 지연과 연관된 성능 손실을 완화하기 위한 방법 및 대응하는 회로이다. 그에 따라 개선된 방법 및 대응하는 DFE 회로가 아주 조금 또는 추가 비용이 거의 없이 구현될 수 있다면 유리하다.
상술된 설명에 기초하여, 상술된 결여 사항들을 극복하는 결정 피드백 이퀄라이저 내의 피드백 루프 지연에 의해 야기되는 성능 손실을 완화하는 방법 및 대응하는 회로에 대한 현재 이 기술분야에서의 필요성이 존재한다는 것을 알 수 있다. 본 발명은 현재 이용 가능한 기술의 결점들과 단점들을 극복하여 이 기술분야에서의 이러한 요구사항을 이행하고자 하는 소망에 의한 것이다.
본 발명은 일반적으로 결정 피드백 이퀄라이저(DFE, decision feedback equalizer)에 관한 것이다. 더 상세하게, 본 발명은 DFE 내의 피드백 루프 지연에 의해 야기되는 성능 손실을 완화하기 위한 회로에 관한 것이다. 이에 대응하는 방법도 개시된다.
도 1은 포워드 이퀄라이저 및 백워드 이퀄라이저를 포함하는 종래의 결정 피드백 균등화 구성을 도시하는 블록도.
도 2는 도 1에 도시된 결정 피드백 균등화 구성의 업스트림 신호 흐름 경로에 매칭 필터를 포함하는 종래의 균등화 구현을 도시하는 블록도.
도 3은 이동된 중앙 탭을 갖는 종래의 다른 결정 피드백 균등화 구성을 도시하는 블록도.
도 4는 본 발명에 따른 디지털 텔레비전(DTV) 수신기에 구현된 결정 피드백 이퀄라이저의 바람직한 실시예를 도시하는 고-레벨 블록도.
도 5는 본 발명에 따른 디지털 텔레비전(DTV) 수신기에 구현된 결정 피드백 이퀄라이저의 다른 바람직한 실시예를 도시하는 고-레벨 블록도.
도 6은 종래의 DFE를 갖는 도 4에 따른 DFE의 성능 개선을 도시하는 곡선들을 도시하는 도면.
제 1 양상에 따르면, 본 발명은 결정 피드백 이퀄라이저를 제어하기 위한 제 1 및 제 2 피드백 이퀄라이저 신호들을 제공하고, 상기 제 1 피드백 이퀄라이저 신호는 이행 지연에 의해 지연되고, 제 2 피드백 이퀄라이저 신호는 이행 지연에 대해 자유롭다.
다른 양상에 따르면, 본 발명은 포워드 이퀄라이저, 제 1 및 제 2 가산기들, 결정 소자, 피드백 이퀄라이저, 및 N-탭 필터를 포함하는 결정 피드백 이퀄라이저(DFE)를 제공한다. 바람직하게, 제 1 및 제 2 가산기들, 결정 소자, 및 피드백 이퀄라이저는 제 1 피드백 루프를 구성하고, 제 2 가산기, 결정 소자, 및 N-탭 필터는 제 2 피드백 루프를 구성한다. 이 경우에, 제 2 피드백 루프는 제 1 피드백 루프와 연관된 이행 지연에 대해 자유롭다. 예시적인 DFE에 있어서, N은 양의 정수이다. 원할 경우, N-탭 필터는 고속 논리(fast logic)로 구현된다.
다른 양상에 따르면, 본 발명은 바로 전에 서술된 바와 같은 DFE를 포함하는 디지털 텔레비전 수신기를 제공한다.
다른 양상에 따르면, 본 발명은 결정 피드백 이퀄라이저(DFE)를 제공하며, 이 DFE는 포워드 이퀄라이저, 결정 소자, 주 채널에 인접한 포스트커서 에코들을 처리하도록 적응된 제 1 필터 계수들에 응답하여 제 1 피드백 신호를 발생하고 모든 다른 포스트커서 에코들을 처리하도록 적응된 제 2 필터 계수들에 응답하여 제 2 피드백 신호를 발생하는 회로, 및 제 1 및 제 2 피드백 신호들을 인가하여 DFE를 제어하는 회로를 포함한다. 예시적인 경우에 있어서, 제 2 필터 계수들의 개수는 제 1 필터 계수들의 개수보다 훨씬 많다.
또다른 양상에 따르면, 본 발명은 포워드 이퀄라이저 및 결정 소자를 포함하는 결정 피드백 이퀄라이저(DFE)를 제어하기 위한 방법을 제공한다. 바람직하게, 이 방법은 주 채널에 인접한 포스트커서 에코들을 처리하도록 적응된 제 1 필터 계수들에 응답하여 제 1 피드백 신호를 발생하는 단계, 모든 다른 포스트커서 에코들을 처리하도록 적응된 제 2 필터 계수들에 응답하여 제 2 피드백 신호를 발생하는 단계, 및 제 1 및 제 2 피드백 신호들을 인가하여 DFE를 제어하는 단계를 포함한다. 결정 소자가 제 1 및 제 2 피드백 루프들에 대해 공통인 예시적인 경우에 있어서, 상기 인가 단계는 제 1 및 제 2 피드백 신호들을 제 1 및 제 2 피드백 루프들 각각에 인가하여, DFE를 제어하는 단계를 포함할 수 있다.
본 발명의 상기 및 다른 다양한 특징들과 양상들은, 동일하거나 유사한 부호들이 도면 전체에 걸쳐 사용되는 첨부 도면들과 관련하여 취해지는 이하 상세한 설명을 참조하여 쉽게 이해될 수 있을 것이다.
이하 설명에서, 유익한 논의에 따른 결정 피드백 이퀄라이저(DFE)는 디지털 텔레비전(DTV) 수신기 등에서 구현될 수 있다. 그러나, 개선된 DFE는 무수한 디지털 수신기들에 채용될 수 있다는 것을 알 것이다.
도 4는 본 발명에 따른 결정 피드백 이퀄라이저(200)의 바람직한 제 1 실시예를 도시하며, 이 결정 피드백 이퀄라이저(200)는 제 1 가산기(220)의 제 1 입력 포트에 접속된 포워드 이퀄라이저(210), 제 1 가산기(220)의 출력 포트에 연결된 제 2 가산기(230)를 포함한다. 제 2 가산기(230)의 출력은 결정 소자(240)에 접속되고, 결정 소자(240)의 출력은 피드백 이퀄라이저(250)의 입력 포트와 N-탭 필터(260)의 입력 포트에 접속된다. 바람직하게, 피드백 이퀄라이저(250)의 출력은 제 1 가산기(220)의 제 2 입력 포트에 제공되고, N-탭 필터(260)의 출력은 제 2가산기(230)의 제 2 입력 포트에 제공된다.
도 5는 본 발명에 따른 결정 피드백 이퀄라이저(200')의 바람직한 제 2 실시예를 도시하고, 이 결정 피드백 이퀄라이저(200')는 제 1 가산기(220')의 제 1 입력 포트에 접속된 포워드 이퀄라이저(210'), 제 1 가산기(220')의 제 2 입력 포트에 연결된 제 2 가산기(230')를 포함한다. 제 1 가산기(220')의 출력 포트는 결정 소자(240')에 접속되고, 결정 소자(240')의 출력은 피드백 이퀄라이저(250')의 입력 포트와 N-탭 필터(260')의 입력 포트에 접속된다. 바람직하게, 피드백 이퀄라이저(250')와 N-탭 필터(260')의 출력들은 제 2 가산기(230')의 각 입력 포트들에 제공된다.
도 4에 도시된 DFE(200)와 도 5에 도시된 DFE(200')를 도 1에 도시된 DFE(30)와 비교함으로써, 본 발명에 따른 바람직한 실시예들이 피드백 이퀄라이저(250, 250')와 병렬로 소형 지연 보상 필터(즉, N-탭 필터)를 포함한다는 것을 알 것이다. 또한, 피드백 이퀄라이저들(250, 250') 모두가 도 1 내지 도 3에 도시된 것과 유사한 유한 임펄스 응답(FIR) 필터들로 구현될 수 있다는 것을 알 것이다.
N-탭 필터들(260, 260')의 길이는, 피드백 이퀄라이저 루프에 의해 도입되는, 원하지 않는 심볼 지연(즉, 이행 지연)의 수와 같다. 예를 들어, 피드백 이퀄라이저 루프와 연관된 모든 이행 지연이 3(N+1) 심볼들 내에서 완료될 때, N-탭 필터의 길이는 2 탭이 될 것이다.
본 발명에 따른 개선된 결정 피드백 이퀄라이저의 동작은, 계수들(C1 내지C100)이 각각 인가되는 100 탭들을 갖는 단일 FIR 필터가 두 단들로 이행되는 것으로 피드백 이퀄라이저를 개념화함으로써 가장 잘 이해될 수 있다. 즉, 도 4와 관련하여, 피드백 이퀄라이저는 계수들(C3 내지 C100)을 이행하는 제 1 단 피드백 이퀄라이저(이퀄라이저(250))와 계수들(C1, C2)을 이행하는 제 2 단 피드백 이퀄라이저(N-탭 필터(260))를 포함한다. 바람직하게, N-탭 필터(260)는 이행 지연들을 최소화하기 위해 고속 논리로 구현된다. 따라서, 결정 피드백 이퀄라이저(200)는 피드백 이퀄라이저(250)에 의해 규정되는 제 1 루프 및 N-탭 필터(260)에 의해 규정되는 제 2 루프를 포함한다. 유익하게, N-탭 필터(260)에서 이행되는 계수들은 주 경로와 매우 근접한 포스트커서 에코들의 처리를 최적화하도록 선택될 수 있다.
N-탭 필터(260)에 의해 폐쇄된 루프는 1 심볼 기간(즉, (탭 적응을 포함하여) 필요로 하는 최소 지연) 내에서 완료될 수 있다. 알고리즘적으로, 피드백 경로에서의 전체의 원하지 않는 지연이 제거되고, 피드백 이퀄라이저(250)에 관한 설계 제약 사항들이 약해져 적절한 파이프라인 단들을 가능하게 한다.
도 5에 도시된 결정 피드백 이퀄라이저(200')는 피드백 이퀄라이저(250')의 출력과 제 1 가산기(220') 사이에 배치된 제 2 가산기(230')로 인한 부가적인 이행 지연을 발생한다는 것을 유념해야 한다. 이 이행 지연은 N-탭 필터(260')의 수정(예를 들어, 도 5에 도시된 N-탭 필터 대신에 N+1 탭 또는 N-1 탭 필터의 구현)에 의해 완화될 수 없다. 그러나, 본 발명에 따른 결정 피드백 이퀄라이저가, 예를 들어, 디지털 신호 처리기를 제어하는 소프트웨어의 조합으로서 구현될 때, 이행 지연은 무의미한 것으로 고려될 수도 있다.
도 4 및 도 5에 도시된 결정 피드백 이퀄라이저들(200, 200')의 이점들을 설명하기 위해서, 임펄스 응답(1.0, 0.8)을 갖는 채널을 이용하여 컴퓨터 시뮬레이션이 수행된다. 도 6은 도 1 및 도 4에 도시된 회로들에 대한 신호-대-잡음비(SNR) 대 심볼 에러 레이트(SER)에 의한 시뮬레이션 결과를 도시한다. 도 6에 도시된 바와 같이, 본 발명에 따른 방법은 피드백 경로에 지연을 갖는 실제 이퀄라이저에 비해 1.5㏈ 이상의 성능 개선을 제공한다.
정적인 성능 이점보다 도 4에 도시된 결정 피드백 이퀄라이저(DFE)에 대한 다른 이점들이 존재한다는 것을 유념해야 한다. 예를 들어, 결정 피드백 이퀄라이저(200)는 주 경로 바로 옆의 중요한 포스트커서 에코들을 포함하는 동적 채널들의 양호한 추적과 신속한 수렴을 나타낸다.
주어진 기술에 대해, 원하지 않는 대기 시간(latency)을 제거하기 위한 올바른 포워드 기술은 상술된 N-탭 필터 대신 특별한 가산기 및 곱셈기 구조들을 사용하는 피드백부를 설계하는 것이다. 이러한 소자들의 대체는 특히 비교적 소수의 탭들을 갖는 필터들에 대해서는 유리하지만, 비교적 다수의 탭들을 갖는 필터들에 대해서는 부적절한 것으로 입증될 수 있다. 이때, 상술된 가산기들 및 곱셈기들과 같은 부가적인 소자들을 포함하는 것은 DFE에 대한 설계 시간을 증가시킨다는 점을 유념해야 할 것이다.
바람직한 실시예들의 설명이 DTV 수신기들을 포함하는 어플리케이션들에 대해 이루어졌지만, 본 발명은 이러한 어플리케이션들로 제한되는 것은 아니라는 점을 유념해야 한다. 따라서, 본 발명의 바람직한 실시예들이 본 명세서에 상세히설명되었지만, 본 명세서에 설명된 기본적인 발명의 개념들의 많은 변형예들 및/또는 수정예들이, 첨부된 청구범위에 한정된 본 발명의 사상과 범위 내에서, 관련 기술분야에 숙련된 사람들에게 명백할 것이다.

Claims (9)

  1. 결정 피드백 이퀄라이저(decision feedback equalizer)를 제어하기 위한 제 1 및 제 2 피드백 이퀄라이저 신호들에 있어서,
    상기 제 1 피드백 이퀄라이저 신호는 이행 지연(implementation delay)에 의해 지연되고, 상기 제 2 피드백 이퀄라이저 신호는 상기 이행 지연에 대해 자유로운, 피드백 이퀄라이저 신호.
  2. 결정 피드백 이퀄라이저(DFE)(200, 200')에 있어서:
    - 포워드 이퀄라이저(210, 210');
    - 제 1 및 제 2 가산기들(220, 230);
    - 결정 소자(240, 240');
    - 피드백 이퀄라이저(250, 250'); 및
    - N-탭 필터(260, 260')를 포함하고,
    - 상기 제 1 및 제 2 가산기들, 상기 결정 소자 및 상기 피드백 이퀄라이저는 제 1 피드백 루프를 구성하고;
    - 상기 제 2 가산기, 상기 결정 소자, 및 상기 N-탭 필터는 제 2 피드백 루프를 구성하고;
    - 상기 제 2 피드백 루프는 상기 제 1 피드백 루프와 연관된 이행 지연에 대해 자유롭고;
    - N은 양의 정수인, 결정 피드백 이퀄라이저.
  3. 제 2 항에 있어서,
    상기 N-탭 필터는 고속 논리로 구현되는, 결정 피드백 이퀄라이저.
  4. 제 2 항에 청구된 것과 같은 결정 피드백 이퀄라이저를 포함하는 디지털 텔레비전 수신기.
  5. 결정 피드백 이퀄라이저(DFE)(200, 200')에 있어서:
    - 포워드 이퀄라이저(210, 210');
    - 결정 소자(240, 240');
    - 주 채널에 인접한 포스트커서 에코들(postcursor echoes)을 처리하도록 적응된 제 1 필터 계수들에 응답하여 제 1 피드백 신호를 발생하고, 모든 다른 포스트커서 에코들을 처리하도록 적응된 제 2 필터 계수들에 응답하여 제 2 피드백 신호를 발생하는 필터 수단(250 또는 250', 260 또는 260'); 및
    - 상기 제 1 및 제 2 피드백 신호들을 인가하여 상기 결정 피드백 이퀄라이저를 제어하기 위한 수단(220 또는 220', 230 또는 230')을 포함하는, 결정 피드백 이퀄라이저.
  6. 제 5 항에 있어서,
    제 2 필터 계수들의 개수는 제 1 필터 계수들의 개수보다 훨씬 많은, 결정 피드백 이퀄라이저.
  7. 제 5 항에 청구된 바와 같은 결정 피드백 이퀄라이저를 포함하는 디지털 텔레비전 수신기.
  8. 포워드 이퀄라이저 및 결정 소자를 포함하는 결정 피드백 이퀄라이저(DFE)를 제어하는 방법에 있어서:
    - 주 채널에 인접한 포스트커서 에코들을 처리하도록 적응된 제 1 필터 계수들에 응답하여 제 1 피드백 신호를 발생하는 단계;
    - 모든 다른 포스트커서 에코들을 처리하도록 적응된 제 2 필터 계수들에 응답하여 제 2 피드백 신호를 발생하는 단계; 및
    - 상기 제 1 및 제 2 피드백 신호들을 인가하여 상기 결정 피드백 이퀄라이저를 제어하는, 피드백 신호 인가 단계를 포함하는, 결정 피드백 이퀄라이저 제어 방법.
  9. 제 8 항에 있어서,
    - 상기 결정 소자는 제 1 및 제 2 피드백 루프들에 대해 공통이고,
    - 상기 인가 단계는, 상기 제 1 및 제 2 피드백 신호들을 상기 제 1 및 제 2 피드백 루프들에 각각 인가하여 상기 결정 피드백 이퀄라이저를 제어하는 단계를더 포함하는, 결정 피드백 이퀄라이저 제어 방법.
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