KR20030015452A - 액정 표시 소자의 박막 트랜지스터 어레이 구조 - Google Patents
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Abstract
본 발명은 액정 표시 소자에 관한 것으로, 특히 개구율 향상을 위한 픽셀 어레이의 구조에 관한 것이다.
본 발명의 개구율 향상을 위한 고개구율 픽셀 어레이 구조는 데이터 라인과 픽셀 사이에 오버랩(overlap)되는 부분에서 데이터 라인의 선폭을 감소시키고, 이 때 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분은 스토리지 라인으로 막아줌으로써, 궁극적으로 높은 스토리지 용량을 확보할 수 있으며, 기존에 비해서 높은 개구율을 확보하고 또한 픽셀과 데이터 라인 간의 기생 캐패시터를 줄일 수 있는 박막트랜지스터 어레이 구조를 제공한다.
Description
본 발명은 액정 표시 소자의 박막트랜지스터 어레이 구조에 관한 것으로, 상세하게는 고개구율 구조에서 스토리지 용량을 확대시키고, 기존에 비해 개구율을 향상시킬 수 있는 박막트랜지스터 어레이의 구조에 관한 것이다.
최근, CRT(Cathode Ray Tube) 이외에 대화면, 고화질의 다양한 디스플레이 장치가 개발되고 있으며, 대표적으로 PDP, LCD, 프로젝션디스플레이 등이 있다. 그 중에서 액정 표시 장치(Liquid Crystal Display : 이하 LCD라 함)는 제조 가격이 비교적 낮고, 두께가 얇으며, 저소비 전력구동 등의 특징으로 인해 텔레비전 및 그래픽 디스플레이 등의 표시 장치로 이용되고 있으며, 그 응용 분야가 점차 확대되고 있는 추세이다. 특히, 각 화소마다 박막트랜지스터(Thin Film Transistor : 이하 박막트랜지스터라 함)와 같은 스위칭소자가 구비되어 있는 액티브 매트릭스(active matrix)형 LCD는 고속 응답의 특성을 가지며, 아울러, 높은 화소수에 적합하기 때문에 CRT에 필적할만한 표시화면의 고화질화 및 대형화, 컬러화 등을 실현하는데 크게 기여하고 있다.
상기 TFT-LCD에서 고화질의 표시화면을 얻기 위해서는 개구율의 향상이 우선적이며, 이에 따라, 종래에는 LCD의 개구율을 향상시키기 위한 방법으로서, 화소 전극이라 불리우는 투명 금속으로 이루어진 ITO(Indium Tin Oxide)전극을 화소 영역 전체에 걸쳐서 배치시키는 구조가 제안되었다.
개구율(aperture ratio)란 LCD 패널의 픽셀에서 백 라이트(back light)가 통과 되어 나올 수 있는 부분의 면적비로 정의되며, 개구율이 높을수록 패널의 광 투과율이 개선되어 LCD 화면의 휘도가 향상되며, 또한, 동일 수준의 휘도에서 시인성이 향상되며 백 라이트의 소비전력이 감소한다.
도 1은 종래 고개구율 LCD의 단위 픽셀을 도시화한 평면도로서, 보여지는 바와 같이, 게이트 라인(gate line)(12)은 픽셀(pixel)(13)의 횡 방향에 대하여 평행하게 배치되어 있고, 게이트 라인(12)에 평행하게 소정 간격 떨어진 위치에 스토리지 캐패시터(storage capacitor)(14)가 배치되어 있으며, 게이트 라인(12)과 스토리지 캐패시터 라인(14)을 수직으로 지나는 데이터 라인(data line)(15)이 배치되어 있다.
그리고, 게이트 라인(12)과 데이터 라인(15)의 교차점에 인접된 상기 게이트 라인(12) 위에는 패널의 형태로 반도체 층(17)이 형성되어 있고, 데이터 라인(15)으로부터 인출되어진 소오스(source) 전극(16a)과 상기 데이터 라인(15) 형성시에 함께 형성된 드레인(drain) 전극(16b)이 서로 대향하여 상기 반도체층(17)과 소정 부분 오버랩(overlap)되도록 대치되어 박막트랜지스터를 구성하고 있다.
또한, 게이트 라인(12)과 데이터 라인(15)에 의해 한정된 화소 영역에는 ITO로된 화소 전극(18)이 배치되어 있으며, 이때, 화소 전극은(18)은 드레인 전극(16b)과 접합됨은 물론 게이트 전극(12) 및 데이터 라인(15)과 오버랩되어 화소 영역 전체에 걸쳐 배치되어 있다.
데이터 라인(15)은 구동부로부터 인가되는 데이터 신호를 소오스 전극(16a)으로 전송하게 된다. 또한, 게이트 라인(12)은 데이터 라인(15)과 교차되도록 형성되어 게이트 구동부로 인가되는 주사신호를 게이트 전극으로 전송하게 된다. 이때, 게이트 라인(12)에서 전송되는 주사 신호는 게이트 전극에 인가되어 데이터 신호가 드레인 전극(16b)으로 전송 되도록 한다. 즉, 게이트 전극은 주사 신호에 대응하여 데이터 신호를 스위칭(switching)하게 된다.
이러한 과정에 의해서 드레인 전극(16b)에 전송된 데이터 신호는 화소전극(18)에 인가되어 광의 투과량을 조절하게 된다.
이하, 도 1의 A-A′선을 따라 절단하여 나타낸 단면도를 통하여 데이터 라인(15)과 게이트 라인(12)의 교차점에 형성된 박막트랜지스터에 대하여 상세히 설명한다.
도 2는 종래 픽셀 어레이 구조를 나타낸 도 1의 A-A′선을 따라 절단하여 나타낸 단면도이다.
도 2에 도시된 바와 같이, 박막트랜지스터 기판(20)의 상부에 형성되어 주사 신호가 인가되는 게이트 전극(19)과, 주사 신호에 대응하여 데이터 신호를 전송하도록 마련된 액티브층(active layer)(21)과, 액티브층(active layer)(21)과 게이트 전극(19)을 전기적으로 격리시켜주는 게이트 절연막(gate insulator)(22)과, 액티브층(active layer)(21)의 양쪽 측면 상부에 형성되어 데이터 신호를 인가하는 소오스 전극(16a)과, 데이터 신호를 화소 전극(18)에 인가하는 드레인 전극(16b)과, 소오스 전극(16a)과 드레인 전극(16b)을 보호하기 위해 형성된 보호막(24)과, 콘택홀(27)을 통해 드레인 전극(16b)와 연결된 보호막 상의 화소전극(18)으로 구성되어있다.
액티브층(active layer)(21)은 비정질 실리콘(a-Si)을 증착하여 형성된 반도체층(23)과, 반도체층(23)의 양쪽 측면의 상단에 인(P)과 같은 불순물이 도핑된 n+ 비정질 실리콘을 증착하여 형성된 오믹 접촉층(ohmic contact layer)(25)으로 구성된다.
화소 전극(18)은 콘택홀(contact hole)(27)을 통해 드레인 전극(16b)에 접속되게 된다.
상기 게이트 전극(19)에 하이 레벨(high level)을 갖는 주사신호가 인가되면 액티브층(21)에는 전자가 이동할 수 있는 채널(channel)이 형성되므로 소오스 전극(16a)의 데이터 신호가 액티브층(21)을 경유하여 드레인 전극(16b)으로 전달된다. 반면에, 게이트 전극(19)에 로우 레벨(low level)을 갖는 주사 신호가 인가되면 액티브층(21)에 형성된 채널이 차단되므로 드레인 전극(16b)으로 데이터신호의 전송이 중단된다.
또한, 보호막(24)은 소오스 전극(16a)과 드레인 전극(16b)을 보호하고, 아울러 화소 전극(18)과 데이터 라인(15)을 전기적으로 격리시키는 역할을 한다.
도 3은 도1에 있어서, B-B＇선을 따라 절단하여 나타낸 액정셀에 포함된 스토리지 캐패시터부의 수직 단면 구조이다.
스토리지 캐패시터는 액정셀 내에서 스루홀(31)을 통해 화소 전극(18)의 상부에 접속된 스토리지 상부 전극(33)이 게이트 절연층(22)을 사이에 두고 상부 게이트 라인(12) 공정시 동시에 형성된 스토리지 하부 전극(14)에 중첩되어 형성되는캐패시터이다.
캐패시터의 상부 전극은 소오스 전극이나 데이터 전극의 형성이 함께 형성되며 데이터 라인(15)의 폭은 H이고, 캐패시터 상부 전극의 폭은 L이다.
이 스토리지 캐패시터는 상부 게이트 라인(12)에 주사신호가 인가되는 동안 주사 전압을 충전한 후 다음 주사 라인의 구동시 화소전극(18)에 데이터 전압이 공급되는 기간동안 충전된 전압을 방전하여 화소전극의 전압 변동을 방지하는 역할을 한다.
도 4a내지 도 4d를 참조하여 박막트랜지스터 및 스토리지 캐패시터의 제조 방법에 관하여 상세히 설명한다.
먼저, 도 4a에 도시한 바와 같이, 하부 기판(20) 상에 금속 물질을 스퍼터링 하여, 포토 레지스트(photo resist)를 이용한 사진 식각(photo-etchong) 방법으로 패터닝(pattering) 하여 박막트랜지스터의 게이트 전극(19)을 형성한다. 게이트 전극(19) 형성시 스토리지 캐패시터의 하부 전극이(14)이 동시에 형성된다.
그리고, 도 4b에 도시한 바와 같이, 게이트 전극(19)이 형성된 하부 기판(20)상에 절연 물질을 전면 증착하여 게이트 절연층(22)을 형성한다. 게이트 절연층(22)의 재료로는 SiNx등의 무기 물질이 주로 이용되고 있다. 게이트 절연층(22) 상에는 비정질 실리콘(amorphous-Si)으로 이루어진 반도체층(23)과 인(P)이 도핑된 n+ 비정질 실리콘으로 이루어진 오믹 접촉층(25)을 연속 증착한 후, 패터닝하여 박막트랜지스터의 액티브층(21)을 형성한다.
그리고, 도 4c에 도시한 바와 같이, 오믹 접촉층(25)과 게이트 절연층(22)상에 금속 물질을 전면 증착한 다음 패터닝한다. 패터닝된 금속 물질층은 박막트랜지스터의 소오스 전극(16a) 및 드레인 전극(16b)이 된다. 소오스 전극(16a) 및 드레인 전극(16b) 형성시 스토리지 캐패시터의 상부 전극이(33) 동시에 형성된다. 이 후, 소오스 전극(16a) 및 드레인 전극(16b) 상에 노출된 오믹 접촉층(25)을 에칭 작업에 의해 제거한다.
그리고, 도 4d에 도시한 바와 같이, 노출된 반도체층(23)을 포함하여 소오스 및 드레인 전극(16a,16b) 등이 형성된 게이트 절연층(22)상에 패시베이션 보호막(passivation layer)(24)을 전면 형성한다. 그 다음 박막트랜지스터의 드레인 전극(16b) 상의 보호막(24) 부분에 마스크 패턴을 이용한 에칭 작업에 의해 제거하고 콘택홀(27)을 형성한다. 콘택홀(27) 형성시 스토리지 캐패시터의 스루홀(31)이 동시에 형성한다.
보호막의 재료로는 SiNx 등의 무기 물질이 주로 이용되고 있으나, 최근에는 본 발명에서와 같이 픽셀의 고개구율 구조를 위하여 유전율이 낮은 BCB(Benzocyclobutene), SOG(Spin on Glass), 이크릴(Acryl)등의 유기 물질이 사용된다.
이어서, 도 4e에 도시한 바와 같이 보호막(24) 상에 ITO 물질을 스퍼터링을 이용하여 전면 증착한 다음,패터닝하여 화소 전극(18)을 형성한다. 화소 전극(18)은 콘택홀(27)을 통해 박막트랜지스터의 드레인 전극(16b)에 접속되고, 스루홀(31)을 통해 스토리지 캐패시터의 상부 전극(33)과 접속된다.
도 5에 나타낸 것은 게이트 전극이 형성될 때 함께 형성되는 스토리지 캐패시터의 하부전극의 면적이 도 1에 비해 넓게 형성된 종래의 또 다른 예를 나타낸 것이다.
그러나, 종래 유기 절연막을 이용한 고개구율을 구조의 픽셀구조를 형성 할 경우, 데이터 선폭이 최소 10 ㎛ 이상 확보되어야 하기 때문에 더 이상의 개구율을 향상시키는데 한계가 있었다. 즉, 픽셀과 픽셀 사이의 폭 4 ㎛ 이상 되어야 하며, 데이터 라인이 픽셀에 오버랩 되는 부분의 거리가 6 ㎛가 확보되어야 한다.
따라서, 본 발명은 고개구율을 가지는 어레이 구조에서 개구율 향상시키기 위해 스토리지 라인과 데이터 라인이 오버랩 되는 부분의 데이터 선폭을 감소시키고, 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분은 스토리지 라인으로 막아줌으로써 종래에 비하여 높은 스토리지의 용량을 확보할 수 있도록 하였다.
본 발명의 목적은 고개구율 구조에서 스토리지 라인과 데이터 라인이 오버랩 되는 부분의 데이터 라인의 선폭을 감소시켜, 종래에 비해 개구율을 향상시키는데 있다.
본 발명의 다른 목적은 고개구율 구조에서 스토리지 라인과 데이터 라인이 오버랩 되는 부분의 데이터 라인의 선폭을 감소시킴으로서, 기생 캐패시터을 감소시켜 수직 크로스토크를 줄이는데 있다.
본 발명의 또 다른 목적은 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분을 스토리지 라인으로 막아줌으로써 스토리지의 용량을 확보시켜 LCD의 화질을 향상시키는데 있다.
기타 본 발명의 목적 및 특징은 이하의 발명의 구성 및 특허청구범위에서 상세히 기술될 것이다.
도 1은 종래 고개구율 픽셀 어레이 구조의 일례를 나타낸 것이다.
도 2는 도 1에 있어서, A-A＇선을 따라 절단한 고개구율 픽셀 어레이의 단면 구조를 나타낸 것이다.
도 3은 도 1에 있어서, B-B＇선을 따라 절단한 고개구율 픽셀 어레이의 단면 구조를 나타낸 것이다.
도 4a는 박막트랜지스터 및 스토리지 캐패시터의 제조 방법으로 기판 위에 게이트 전극 및 스토리지 캐패시터의 하부 전극이 형성된 모습을 나타낸 것이다.
도 4b는 도 4a의 결과물 위에 엑티브층이 형성된 모습을 나타낸 것이다.및
도 4c는 도 4b의 결과물 위에 소오스 전극 및 드레인 전극과 스토리지 캐패시터의 상부 전극이 형성된 모습을 나타낸 것이다.
도 4d는 도 4c 결과물 위에 보호막과 콘택홀 및 스루홀이 형성된 모습을 나타낸 것이다.
도 4e는 도 4d 결과물 위에 화소 전극이 형성된 모습을 나타낸 것이다.
도 5는 종래 고개구율 픽셀 어레이 구조의 다른 일례를 나타낸 것이다.
도 6은 본 발명에 따른 고개구율 픽셀 어레이 구조의 실시 예를 나타낸 것이다.
도 7은 도 6에 있어서, B-B＇선을 따라 절단한 고개구율 픽셀 어레이의 단면 구조를 나타낸 것이다.
도 8은 본 발명에 따른 고개구율 박막트랜지스터 어레이 구조의 또 다른 실시 예를 나타낸 것이다.
*** 도면의 주요부분에 대한 부호의 설명 ***
12:게이트 라인13: 픽셀
14:스토리지 하부 전극15:데이터 라인
16a:소오스 전극16b:드레인 전극
17:반도체 층 18:화소 전극
19:게이트 전극22:게이트 절연층
24:보호막27:콘택홀
31:스루홀33:스토리지 상부 전극
본 발명은 디스플레이에 있어서, 고개구율 픽셀 어레이 구조 관한 것으로, 종래에 비해 개구율 향상시키고, 높은 스토리지 용량을 확보할 수 있도록 하여 LCD의 우수한 화질을 제공하는 고개구율을 가지는 박막트랜지스터 구조에 관한 것이다.
본 발명의 고개구율 픽셀 어레이의 구조적 특징은 데이터 라인이 스토리지 라인이 형성된 영역의 픽셀과 오버랩(overlap)되는 부분에서 좁아진 데이터 라인의 선폭을 가지고, 데이터 라인과 픽셀이 오버랩 되지 않아 데이터 라인의 선폭이 좁아진 구간에 스토리지 라인이 확장되어 형성된 구조이다. 즉, 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분은 스토리지 라인으로 막아줌으로써, 궁극적으로 높은 스토리지 용량을 확보할 수 있으며, 기존에 비해서 높은 개구율을 확보할 수 있는 픽셀 어레이를 제공한다.
본 발명의 고개구율 픽셀 어레이의 제조 방법은 종래와 동일하나 데이터 라인이 픽셀 라인과 오버랩 되도록 형성한 후, 적당한 패터닝을 하여 데이터 라인과 스토리지 라인이 오버랩 되는 부분에서 데이터 라인의 선폭을 줄여서 형성하고, 이 때, 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분을 스토리지 라인으로 막을 수 있도록 줄어든 데이터 라인의 선폭에 대하여 스토리지 라인을 확장 시켜 형성하는 특징을 가진다.
상기와 같은 특징을 가지는 본 발명에 따른 픽셀 어레이의 구조 도면을 참조하여 설명하면 다음과 같다.
먼저, 본 발명의 픽셀 어레이 구조는 높은 스토리지 용량을 확보하고, 기존에 비해서 개구율을 향상시킬 수 있다.
즉, 종래의 고개구율 픽셀 어레이 구조에서 스토리지 하부 전극과 오버랩 되는 부분의 데이터 라인을 소정의 선폭으로 줄임으로써 개구율을 향상시킬 수 있다. 이 때, 데이터 라인의 줄어든 선폭으로 인하여 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새는 부분이 생기게 되는데 이 부분은 스토리지 상부 전극으로 막아준다. 스토리지 상부 전극이 증가됨에 따라 스토리지 용량이 증가되는 효과를 얻을 수 있다.
도 6은 본 발명에 따른 고개구율 픽셀 어레이 구조를 나타낸 것이다.
게이트 라인(gate line)(12)은 픽셀(pixel)(13)의 횡 방향에 대하여 평행하게 배치되어 있고, 게이트 라인(12)에 평행하게 소정 간격 떨어진 위치에 스토리지 하부 전극(storage capacitor line)(14)이 배치되어 있으며, 게이트 라인(12)과 스토리지 하부 전극(14)을 수직으로 지나는 데이터 라인(15)이 배치되어 있다. 데이터 라인(15) 형성시 함께 만들어진 스토리지 상부 전극(33)은 ＋자 모양을 가지고 픽셀의 중심부에 형성되어 있다.
상기 데이터 라인과 스토리지 하부 전극이 교차하는 부분에서 데이터 라인의 선폭은 스토리지 라인이 형성된 이외의 픽셀 부분과 오버랩 되는 데이터 라인의 선폭에 비해서 좁게 형성되어 있다.
상기 스토리지 상부 전극은 데이터 라인과 스토리지 하부 전극이 교차하는 부분에서 좁아진 데이터 라인의 선폭으로 인해 데이터 라인과 픽셀 부분이 오버랩 되지 않은 부분까지 확장되어 형성되어 있다.
스토리지 캐패시터는 액정셀 내에서 스루홀을 통해 화소전극의 상부에 접속된 스토리지 상부 전극이 게이트 절연층을 사이에 두고 스토리지 하부 전극과 충첩 되어 형성된 캐패시터이다.
즉, 스토리지 캐패시터를 형성하는 스토리지 상부 전극의 면적이 넓어짐에 따라 스토리지 캐패시터의 용량이 증가하게 된다. 또한, 데이터 라인의 폭이 줄어듦에 따라 픽셀과 데이터 라인 간에 형성되는 기생 캐패시터의 용량을 줄일 수가 있다.
그리고, 게이트 라인(12)과 데이터 라인(15)의 교차점에 인접된 상기 게이트 라인(12) 위에는 패널의 형태로 반도체 층(17)이 형성되어 있고, 데이터 라인(15)으로부터 인출되어진 드레인(drain) 전극(16b)과 상기 데이터 라인(15) 형성 시에 동시에 형성된 소오스(source) 전극(16a)이 서로 대향하여 상기 반도체층(17)과 소정 부분 오버랩(overlap)되도록 배치되어 박막트랜지스터를 구성하고 있다.
또한, 게이트 라인(12)과 데이터 라인(15)에 의해 한정된 화소 영역에는 ITO로 이루어진 화소 전극(18)이 배치되어 있으며, 이때, 화소 전극(18)은 드레인 전극(16b)과 접합됨은 물론 게이트 라인(12) 및 데이터 라인(15)과 오버랩 되어 화소 영역 전체에 걸쳐 배치되어 있다.
그러나, 보호막(24)으로 유기 절연막을 이용한 종래의 고개구율 구조의 경우, 데이터 라인의 선폭이 최소 10 ㎛ 이상 되어야 한다. 즉, 픽셀과 픽셀 사이의 거리가 4 ㎛ 이상 되어야 하며, 데이터 라인과 양쪽 픽셀에 오버랩 되는 부분의 거리가 6 ㎛를 확보하여야 하기 때문에 개구율을 향상시키는데 문제점이 있었다.
본 발명의 데이터 라인 구조는 데이터 라인이 스토리지 라인을 가로질러서 지나는 부분의 데이터 라인의 선폭을 패터닝이 가능한 선폭 이하(5 ㎛)로 가져갈 수 있어 개구율 향상 내지 스토리지 캐패시터의 용량을 확보할 수 있으며 기생 캐패시터를 줄일 수가 있다.
도 7은 B-B＇선을 따라서 절단한 픽셀 어레이의 단면을 나타낸 것이다.
게이트 절연층(22)을 사이에 두고 게이트 절연층(22) 하부에는 캐패시터의 하부 전극(14)이 형성되어 있고, 게이트 절연층(22) 상부에는 H＇의 선폭을 가지는 데이터 라인(15)과 L＇의 폭을 가지는 스토리지 캐패시터의 상부 전극(33)이 형성되어 있다.
게이트 절연막(22) 위에 형성된 스토리지 캐패시터의 상부 전극(33)은 스루홀(31)을 통해 화소 전극(18)과 접촉되어 있다.
본 발명의 스토리지 캐패시터는 게이트 절연층(22) 위에 종래보다 증가한 L＇의 선폭을 가진 캐패시터의 상부 전극(33)으로 인해 종래 보다 더 높은 스토리지 캐패시터의 용량을 확보할 수 있는 잇점과 함께 데이터 라인이 스토리지 라인(33)과 오버랩되는 부분에서 줄어든 데이터 라인의 선폭 H＇로 인하여 개구율 향상 및 기생 캐피시터의 감소를 가져올 수 있는 장점을 가지고 있다.
스토리지 캐패시터의 상부 전극(33)은 소오스 전극이나 드레인 전극 형성시함께 형성되며 그 모양이 ＋자나 혹은 ━자 등의 다양한 형태를 가질 수 있다.
스토리지 캐패시터는 게이트 라인에 신호가 인가되는 동안 주사 전압을 충전한 후, 다음 게이트라인의 구동시 화소 전극에 데이터 전압이 공급되는 기간동안 충전된 전압을 방전하여 화소전극의 전압 변동을 방지하는 역할을 한다.
종래의 스토리지 라인의 단면을 나타낸 도 3와 비교해 볼 때, 본 발명은 스토리지 라인(33)과 데이터 라인(15)이 오버랩되는 부분에서 데이터 라인(15)의 선폭을 H에서 H＇로 감소시키고, 이때 데이터 라인(15)과 픽셀(18)이 오버랩 되지 않아 빛이 새는 부분은 스토리지 라인(33)으로 막아 주었다. 즉, 종래의 캐패시터 전극의 폭을 L에서 L＇로 증가시킴으로서 궁극적으로 높은 스토리지 용량의 확보 및 종래에 비해 높을 개구율을 얻을 수가 있다.
도 8은 개구율의 향상 및 스토리지 캐패시터를 증가시킬 수 있는 본 발명의 또 다른 실시 예를 보여 준다.
데이터 라인(15)과 오버랩 되는 스토리지의 하부 전극(14) 부분을 도 8에 도시한 바와 같이 픽셀의 양쪽 측면에 오버랩 되도록 H자 모양으로 형성할 수도 있다.
이 구조는 도 5에 도시한 종래의 예와 비교했을 때 스토리지 면적을 동일하게 가져가면서 데이터 라인과 픽셀이 오버랩 되는 면적을 줄일 수 있어 수직 크로스토크에 유리한 구조이다.
상술한 바와 같이, 본 발명에 따르면, 스토리지 라인과 오버랩 되는 데이터라인의 선폭을 줄여 화소 영역을 증가시키고, 줄어든 데이터 라인의 선폭으로 인해 데이터 라인과 픽셀이 오버랩되지 않아 빛이 새나가는 영역을 스토리지 라인으로 보상함으로써, 캐패시터 용량을 확보하고 픽셀과 데이터 라인 간의 기생 캐패시터를 감소시켜 수직 크로스토크를 감소시켜 LCD의 화질을 향상시키는 효과를 제공한다.
Claims (12)
- 게이트 라인이 픽셀의 횡 방향에 대하여 평행하게 배치되어 있고, 게이트 라인에 평행하게 소정 간격 떨어진 위치에 스토리지 라인이 배치되어 있으며, 게이트 라인과 스토리지 라인을 수직으로 지나는 데이터 라인이 배치되어 있는 액정 표시 소자의 고개구율을 가지는 박막트랜지스터의 어레이 구조에 있어서,상기 데이터 라인과 스토리지 라인이 교차하는 부분에서 데이터 라인의 선폭은 스토리지 하부 전극이 형성된 이외의 픽셀 부분과 오버랩 되는 데이터 라인의 선폭에 비해서 좁게 형성되어 있는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 1 항에 있어서,상기 데이터 라인의 선폭은 패터닝이 가능한 5 ㎛ 이하인 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 1 항에 있어서,픽셀과 오버랩 되는 데이터 라인의 선폭이 감소함에 따라, 상대적으로 화소 면적이 넓어져 개구율이 향상되는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 게이트 절연막을 사이에 두고 게이트 절연막의 하부에 형성된 스토리지 캐패시터의 하부 전극과 게이트 절연막 위에 형성된 스토리지 캐패시터의 상부 전극으로 이루어져 화소 영역의 중심부에 위치하여 게이트 라인에 평행하게 형성되어 있는 스토리지 캐패시터에 있어서,스토리지 캐패시터의 상부 전극은 선폭이 좁아진 데이터 라인을 보상하기 위하여 데이터 라인과 픽셀이 오버랩되지 않은 영역까지 확장되어 형성된 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 4 항에 있어서,상기 스토리지 캐패시터의 상부 전극으로 인해 스토리지 캐패시터의 용량이 증가되는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 4 항에 있어서,상기 스토리지 캐패시터 상부 전극은 데이터 라인과 픽셀이 오버랩 되지 않아 빛이 새어 나가는 부분을 막아주는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 4 항에 있어서,상기 스토리지 캐패시터의 상부 전극은 여러 가지 모형을 가질 수 있는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 7 항에 있어서,상기 스토리지 캐패시터의 상부 전극의 모양이 ＋자 인 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 7 항에 있어서,상기 스토리지 캐패시터의 상부 전극의 모양이 ━자 인 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 4 항에 있어서,상기 스토리지 캐패시터의 하부 전극은 여러 가지 모형을 가질 수 있는 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 10 항에 있어서,상기 스토리지 캐패시터의 하부 전극의 모양은 ━ 자 모형으로 일정한 높이를 가지고 형성된 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
- 제 10 항에 있어서,상기 스토리지 캐패시터의 하부 전극의 모양은 픽셀의 경계면에 오버랩 되어 H자 모형으로 형성된 것을 특징으로 하는 고개구율 박막트랜지스터의 어레이 구조.
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