KR20030009308A - 강유전 메모리 커패시터로부터 판독된 신호의 평가 장치 - Google Patents

강유전 메모리 커패시터로부터 판독된 신호의 평가 장치 Download PDF

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Abstract

본 발명은 강유전 메모리 커패시터로부터 판독된 신호의 평가 장치에 관한 것이다. 본 발명에 따라 포지티브 분극 상태 및 네거티브 분극 상태에 부가해서 약한 분극 상태("X")가 평가됨으로써, 메모리 셀의 데이터 홀딩 특성이 체크되고 조작 시도가 검출될 수 있다.

Description

강유전 메모리 커패시터로부터 판독된 신호의 평가 장치{Device for analysis of a signal from a ferroelectric storage capacitor}
강유전 메모리는 공지된 바와 같이 메모리 커패시터의 강유전성 유전체의 히스테리시스 특성으로 인해 비휘발성 메모리이다. 비휘발성 메모리는 공급 전압의 인가 없이도 정보를 장기간 동안 홀딩할 수 있다. 이러한 강유전 메모리에서 정보는 강유전성 유전체의 잔류 분극 상태의 형태로 저장된다. 최근에는 포지티브 또는 네거티브 분극을 나타내며 "1" 또는 "0"이 할당되는 2가지 상태가 저장될 수 있다.
이러한 메모리의 메모리 셀을 판독하는 것은 예컨대 공지된 상태를 가진 기준 셀과의 비교에 의해 이루어진다. 예컨대, 2개의 트랜지스터 및 2개의 커패시터로 이루어진 메모리 셀(2T2C-셀)에서 기준 셀은 항상 메모리 셀과 반대의 분극을 갖는다.
강유전 메모리 다음에 접속된 판독 증폭기는 비교기로서 동작한다. 상기 비교기는 판독 펄스의 인가시 판독될 메모리 셀의 전하량을 기준 셀의 전하량과 비교한다. 이 경우, 전환되어야 하는 분극을 가진 셀은 큰 전하를 갖는다.
2T2C-셀의 실시예에서 메모리 셀이 포지티브 분극을 가지면, 그 기준 셀은 네거티브로 분극된다. 메모리 셀이 포지티브 판독 펄스에 의해 판독되면, 기준 셀의 분극이 전환되는 한편, 메모리 셀의 상태는 변동되지 않는다. 이 경우, 기준 셀은 메모리 셀 보다 큰 전하를 갖는다. 그 다음에, 그로 인해 주어지는 전하 차가 판독 증폭기에 의해 평가된다.
강유전 메모리에서 개별 셀이 불충분한 데이터 홀딩 특성을 가지거나 또는 조작 시도가 예컨대 포괄적인 또는 국부적인 온도 상승에 의해 이루어지면, 관련 셀의 유전체가 그 분극의 일부를 잃어버리므로, 상기 셀은 포지티브 분극 또는 네거티브 분극을 가진 2개의 상태로부터 "제로" 분극, 소위 제로 상태로 된다. 하나의 메모리 셀 및 그 기준 셀이 장애 또는 조작 시도에 의해 제로 상태에 있으면, 평가 가능한 분극 차가 더 이상 존재하지 않고, 판독 증폭기의 출력 신호가 메모리 내용과 관련 없는 예컨대 공차와 같은 팩터에 따라 더 이상 예측될 수 없다.
본 발명은 강유전 메모리 커패시터로부터 판독된 신호의 평가 장치로서, 상기 판독된 신호를 증폭시키기 위한 판독 증폭기, 및 상기 판독 증폭기 다음에 접속된 평가회로를 포함하는 장치에 관한 것이다.
도 1은 여러 분극 상태를 가진 강유전 메모리 셀의 히스테리시스 곡선.
도 2는 본 발명에 따른 장치에 사용되는 판독 증폭기를 설명하기 위한 회로도.
도 3은 본 발명에 따른 장치의 블록 회로도.
도 4는 메모리 셀로부터 판독된 신호를 평가할 때 판독 증폭기의 동작을 설명하기 위한 다이어그램.
도 5는 본 발명에 따른 장치의 구체적인 회로 실시예.
본 발명의 목적은 강유전 메모리 커패시터로부터 판독된 신호의 평가 장치를, 개별 셀 내의 데이터 홀딩이 모니터링되고 시도된 데이터 조작이 예컨대 국부적 또는 포괄적 열 작용에 의해 즉각 검출될 수 있도록 개선하는 것이다.
상기 목적은 본 발명에 따라 클록 신호를 공급받는 카운터가 판독 증폭기와 평가회로 사이에 제공되고, 상기 카운터는 판독 증폭기에 의해 증폭되어 판독된 신호의 펄스 폭을 상응하는 카운터 값으로 변환하고, 평가회로는 상기 카운터 값의 크기로부터, 상기 신호가 강유전 메모리 커패시터의 메모리 매체의 높은 포지티브 분극 범위, 높은 네거티브 분극 범위 또는 약한 분극 범위로부터 판독되는지를 판단함으로써 달성된다.
본 발명에 따른 장치에서는 "제 3 평가 상태"가 도입된다. 상기 상태는 "제로 상태"의 양측에 배치되며 평가되지 않을 수 있다. 판독 시에 셀의 분극 상태가 상기 제 3 평가 상태 내에 있으면, 판독 증폭기는 출력 데이터의 무효를 시그널링하는 신호를 공급할 수 있다. 예컨대, 모니터 셀에 의한 부가 상태의 평가에 의해 평가회로는 판독 증폭기에서 제 3 평가 상태가 검출되면, 데이터 홀딩 문제 또는 조작 시도가 있는지의 여부를 결정할 수 있다.
바람직하게는 제 3 평가 상태의 폭이 "제로 상태"를 중심으로 대칭으로 세팅된다.
제 3 평가 상태의 폭이 세팅 가능한 것이 바람직하다. 이 경우에는 메모리가 그것에게 주어지는 요구에 최상으로 매칭될 수 있다. 제 3 평가 상태의 큰 폭은 특히 조작 시도의 위험이 있는 경우에 바람직한 반면, 작은 폭은 그러한 조작 시도의 염려가 없는 용도에 사용된다.
본 발명에 따른 장치에 의해 하나의 메모리 커패시터에 1.5 비트가 저장될 수 있는 하나의 메모리 셀이 구현될 수 있다. 메모리 상태는 포지티브 분극, 네거티브 분극 및 분극 없음으로 표현되므로, "제로 상태"는 제 3 정보 상태를 저장하기 위해 사용될 수 있다. 물론, 이것을 위해 하나의 셀이 "제로 상태"로 될 수 있게 하는 적합한 회로가 필요하다. 이것은 예컨대 셀에 인가되는 사인파형 교류 전압의 진폭이 연속적으로 하부로 진행되는 디폴라리제이션(depolarization) 회로에 의해 가능하다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 전압 U(V)에 따른 분극 P(μC/㎠)을 나타내는 히스테리시스 곡선을 도시한다. 포지티브 분극 P는 예컨대 논리 "1"을 의미하는 한편, 네거티브 분극은 논리 "0"을 나타낸다.
분극의 제로 상태는 P=0으로 주어진다. 제로 상태 양측에 있는 제로 상태 인접 영역에서는 셀의 상태가 평가될 수 없거나 평가되기 어렵다. 따라서, 본 발명은 제 3 평가 상태 X를 도입하는데, 상기 제 3 평가 상태는 통보되며 이 상태에서는 평가가 이루어지지 않는다. 하나의 메모리 셀의 평가 시에 값이 범위 X로부터 얻어지면, 이것은 예컨대 열 작용에 의해 데이터 조작이 시도되었거나 또는 메모리의 데이터 홀딩 특성이 나빠졌다는 것을 의미한다.
데이터 홀딩 특성의 저하 또는 데이터 조작 시도가 있는지의 구체적인 상황은 메모리의 현재 상태에 대한 부가 정보가 공급될 때 평가회로에 의해 검출될 수 있다.
본 발명에 따른 장치에서 중요한 것은 장치가 강유전 셀의 판독 신호를 평가할 때 제 3 평가 상태, 즉 범위 X를 도입한다는 것이다.
도 2는 다수의 레벨을 검출할 수 있는 판독 증폭기(1)의 블록 회로도를 도시한다. 상기 판독 증폭기는 메모리 셀의 출력 신호용 입력(2), 기준 셀의 출력 신호용 입력(3), 및 상기 범위 X의 폭을 라인 P=0의 상부에 및 하부에 (참고: 도 1) 세팅할 수 있는 입력 신호용 부가 입력(4)을 포함한다. 판독 증폭기(1)의 이러한 세팅 가능성에 의해 본 발명에 따른 장치는 예컨대 조작 시도에 대한 높은 또는 낮은 안전성을 가지고 그것에게 주어진 요구에 따라 최상으로 세팅될 수 있다.
또한, 입력(4)의 제어에 의해, 얻어질 수 있는 셀 분극의 분포가 직접 메모리에서 또는 "on-chip"으로 이루어질 수 있다. 후자의 기능은 특히 메모리의 개발 단계 동안 광범위한 모니터링을 용이하게 할 수 있다.
판독 증폭기(1)는 출력 단자(5) 및 출력 단자(6)를 갖는다. 상기 단자는 입력 단자(2, 3)를 통해 공급된 신호의 평가 시에 상기 신호들 중 하나가 범위 X으로부터 결과된다는 것이 검출되면 하나의 신호를 제공한다. 따라서, 즉각적으로 출력 데이터의 무효가 시그널링될 수 있다.
도 3은 부가의 판독 출력(READ)을 가진 판독 증폭기(1) 다음에 접속된 메모리 또는 메모리 셀(7)을 가진 본 발명에 따른 장치의 블록 회로도를 도시한다. 상기 판독 증폭기의 출력 단자(5)는 카운터(9)의 인에이블 단자(8)에 접속된다. 상기 카운터의 클록 입력 단자(10)에는 클록 신호가 인가된다. 카운터(9)는 판독 증폭기(1)의 출력 신호가 인에이블 단자(8)에 공급되는 동안 클록 입력 단자(10)를 통해 공급되는 클록을 계수한다. 얻어진 결과가 카운터(9)의 출력 단자(D0내지 Dn)를 통해 평가회로(11)에 공급된다. 상기 평가회로(11)는 카운터(9)에서 결정된, 판독 증폭기(1)의 출력 신호의 펄스 폭(τ)으로부터, 범위 X내의 분극이 평가되었는지 또는 평가되지 않았는지를 검출한다. 상기 평가는 도 4에 개략적으로 도시되는데, 도 4의 횡좌표에는 분극 P이 도시된다. 여기서, 값 +Pmax및 -Pmax은 각각 히스테리시스 곡선의 "피크"(참고: 도 1)에 할당되는 값에 상응한다. 펄스 폭이 범위 X 내에 놓이면, 이것은 데이터 홀딩 문제 또는 조작 시도의 발생을 의미한다. 이에 반해, 펄스 폭이 범위 X의 외부에 놓이면, 데이터 홀딩 문제 또는 조작 시도가 나타나지 않음을 의미한다.
도 5는 메모리 셀(7) 및 판독 증폭기(1)에 대한 구체적인 실시예를 도시한다.
메모리 셀(7)은 강유전 메모리 커패시터(Cferro)로 이루어진다. 상기 커패시터의 한 전극에는 플레이트 전압(PL)이 인가되는 한편, 상기 커패시터의 다른 전극은 선택 트랜지스터(T)에 접속된다. 상기 선택 트랜지스터의 게이트 전극은 워드 라인(WL)에 접속된다. 선택 트랜지스터의 출력은 비트 라인(BL)을 통해 판독 증폭기(1)에 접속된다. 상기 판독 증폭기(1)는 통상의 방식으로 n-채널- 및 p-채널-MOS-트랜지스터, 저항, 인버터 및 NAND-게이트로 구성된다.
메모리 셀(7)은 워드 라인(WL)의 활성화에 의해 선택된다. 판독 라인(READ)의 접속에 의해 메모리 셀(7)이 판독된다. 메모리 커패시터(Cferro)의 분극 상태에 따라 단자(PUSLp)에는 상이한 길이의 네거티브 전압 펄스가 생긴다.

Claims (5)

  1. 강유전 메모리 커패시터(Cferro)로부터 판독된 신호의 평가 장치로서, 상기 판독된 신호를 증폭시키기 위한 판독 증폭기(1), 및 상기 판독 증폭기(1) 다음에 접속된 평가회로(11)를 포함하는 장치에 있어서,
    상기 판독 증폭기(1)와 평가회로(11) 사이에는 클록 신호를 공급받는 카운터(9)가 제공되고, 상기 카운터(9)는 판독 증폭기(1)에 의해 증폭되어 판독된 신호의 펄스 폭을 상응하는 카운트로 변환하고, 상기 평가회로(11)는 상기 카운트의 크기로부터, 신호가 강유전 메모리 커패시터(Cferro)의 메모리 매체의 높은 포지티브 분극 범위, 높은 네거티브 분극 범위 또는 약한 분극 범위로부터 판독되는지를 판단하는 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 약한 분극 범위의 폭(X)이 판독 증폭기(1)에서 세팅될 수 있는 것을 특징으로 하는 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 약한 분극 범위가 부가의 정보 상태로 평가될 수 있는 것을 특징으로 하는 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 판독 증폭기(1)가 약한 분극 상태를 통보하기 위한 부가의 출력(6)을 갖는 것을 특징으로 하는 장치.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 약한 분극 범위(X)가 분극의 제로 상태를 중심으로 대칭으로 배치되는 것을 특징으로 하는 장치.
KR10-2002-7005005A 1999-10-22 2000-10-20 강유전 메모리 커패시터로부터 판독된 신호의 평가 장치 KR100478225B1 (ko)

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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NO316580B1 (no) * 2000-11-27 2004-02-23 Thin Film Electronics Asa Fremgangsmåte til ikke-destruktiv utlesing og apparat til bruk ved fremgangsmåten
US20190278560A1 (en) 2004-10-27 2019-09-12 Chestnut Hill Sound, Inc. Media appliance with auxiliary source module docking and fail-safe alarm modes
US7885622B2 (en) 2004-10-27 2011-02-08 Chestnut Hill Sound Inc. Entertainment system with bandless tuning
KR100660628B1 (ko) * 2005-07-28 2006-12-21 삼성전자주식회사 데이터 보호회로를 구비하는 반도체 장치 및 데이터보호방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63148167A (ja) * 1986-12-10 1988-06-21 Matsushita Electric Ind Co Ltd 磁気センサ
US5270967A (en) * 1991-01-16 1993-12-14 National Semiconductor Corporation Refreshing ferroelectric capacitors
JPH0793968A (ja) * 1993-09-22 1995-04-07 Olympus Optical Co Ltd 強誘電体メモリ装置
JP3607032B2 (ja) * 1996-06-03 2005-01-05 東芝マイクロエレクトロニクス株式会社 不揮発性強誘電体メモリ及びその駆動方法

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Publication number Publication date
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JP2003512696A (ja) 2003-04-02
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US20020181270A1 (en) 2002-12-05
EP1226585B1 (de) 2007-04-11

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