KR20030007881A - Shielding of analog circuits on semiconductor substrates - Google Patents
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Abstract
본 발명에 따라, 반도체 디바이스는 도핑된 반도체 기판(102)을 포함하는데, 이 기판은 제 1 도전율을 가지며, 기판의 표면 근처에 형성된 디바이스 영역(110)을 구비한다. 디바이스 영역은 적어도 하나의 디바이스 웰을 포함한다. 매립형 웰은 디바이스 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트렌치 영역은 디바이스 영역을 둘러써고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지 연장되어, 디바이스 영역이 매립형 웰과 트렌치 영역에 의해 기판의 다른 부분과 분리되게 된다.In accordance with the present invention, a semiconductor device comprises a doped semiconductor substrate 102, which has a first conductivity and has a device region 110 formed near the surface of the substrate. The device region includes at least one device well. Embedded wells are formed in the substrate below the device region. The buried well is doped with a dopant having a second conductivity. The trench region surrounds the device region and extends below the surface of the substrate and extends at least to the buried well, such that the device region is separated from other portions of the substrate by the buried well and the trench region.
Description
많은 상이한 산업에 걸쳐 많은 상이한 디바이스에 반도체 칩이 사용된다. 반도체 칩은 또한 아날로그 및 디지털 회로 모두를 포함할 수 있다. 예를 들면, 통신 산업에서 그러한 디바이스를 사용할 수 있다. 통신에서, 셀룰라 기술은 디지털 논리회로로 내부 처리를 하는 반면, 아날로그 회로를 이용하여 송수신 동작을 수행한다. 비용을 절감하고 내부회로에 의해 점유되는 공간을 줄이기 위해서는 디지털 및 아날로그 회로가 동일 칩 상에 위치될 수 있다.Semiconductor chips are used in many different devices across many different industries. The semiconductor chip may also include both analog and digital circuits. For example, such a device can be used in the telecommunications industry. In communication, cellular technology performs internal processing with digital logic circuitry, while performing transmission and reception operations using analog circuitry. To reduce costs and reduce the space occupied by internal circuitry, digital and analog circuitry can be located on the same chip.
아날로그 회로는 잡음에 보다 민감한 경향이 있으며, 또한 반도체 기판 상에 형성된 아날로그 회로는 잡음을 취하여 기판으로 그리고 기판으로부터 잡음을 전송하는 경향이 있다. 이것은 회로 성능에 악영향을 끼치며 결과적으로 칩 상의 아날로그 회로로 도입되는 잡음 레벨이 상당히 커진다.Analog circuits tend to be more sensitive to noise, and analog circuits formed on semiconductor substrates also tend to take noise and transfer noise to and from the substrate. This adversely affects circuit performance and, as a result, significantly increases the noise level introduced into the analog circuitry on the chip.
따라서, 반도체 기판으로부터 아날로그 회로를 분리하여 잡음을 감소시키고 회로 성능을 향상시킬 필요성이 대두되었다.Thus, there is a need to separate analog circuits from semiconductor substrates to reduce noise and improve circuit performance.
본 발명은 반도체 디바이스에 관한 것으로, 더 상세하게는, 매립형 웰 및 분리 영역을 사용하여 반도체 기판으로부터 아날로그 회로를 분리하는 시스템에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor devices, and more particularly, to a system for separating analog circuits from semiconductor substrates using buried wells and isolation regions.
도 1은 본 발명에 따라 형성되는 매립형 웰을 구비하는 반도체 디바이스의 단면도이다.1 is a cross-sectional view of a semiconductor device having a buried well formed in accordance with the present invention.
도 2는 매립형 웰 위에 형성되는 웰 영역을 도시하는 단면도로써, 웰 영역은 본 발명에 따라 단일 도펀트 도전율로 도핑된다.2 is a cross-sectional view illustrating a well region formed over a buried well, wherein the well region is doped with a single dopant conductivity in accordance with the present invention.
도 3은 매립형 웰 위에 형성되는 두개의 웰 영역을 도시하는 단면도로써, 각각의 웰 영역은 본 발명에 따라 상이한 도전율 유형을 갖는다.3 is a cross-sectional view showing two well regions formed over a buried well, each well region having a different conductivity type in accordance with the present invention.
도 4는 본 발명에 따라 거의 회로 영역에 형성되는 트렌치 영역을 도시하는 단면도이다.4 is a cross-sectional view showing a trench region formed almost in the circuit region according to the present invention.
도 5는 본 발명에 따라 유전체 재료로 충진된 트렌치 영역을 도시하는 반도체 디바이스의 평면도이다.5 is a plan view of a semiconductor device showing trench regions filled with a dielectric material in accordance with the present invention.
도 6은 본 발명에 따라 디바이스의 표면 상에 형성된 컴포넌트와 회로를 도시하는 반도체 디바이스의 단면도이다.6 is a cross-sectional view of a semiconductor device showing components and circuits formed on the surface of the device in accordance with the present invention.
본 발명에 따라, 반도체 디바이스는 도핑된 반도체 기판을 포함하는데, 이 도핑된 기판은 제 1 도전율(conductivity)을 가지며, 기판의 표면 근처에 형성된 디바이스 영역을 구비한다. 디바이스 영역은 적어도 하나의 디바이스 웰(well)을 포함한다. 매립형(buried) 웰은 디바이스 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트랜치 영역은 디바이스 영역을 둘러써고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지 연장되어, 디바이스 영역이 매립형 웰과 트렌치 영역에 의해 기판의 다른 부분과 분리되게 된다.According to the invention, a semiconductor device comprises a doped semiconductor substrate, which has a first conductivity and has a device region formed near the surface of the substrate. The device region includes at least one device well. Buried wells are formed in the substrate below the device region. The buried well is doped with a dopant having a second conductivity. The trench region surrounds the device region and extends below the surface of the substrate and extends at least to the buried well so that the device region is separated from other portions of the substrate by the buried well and the trench region.
본 발명에 따라, 다른 반도체 디바이스는 트렌치 영역으로 둘러싸인 제 1 영역을 갖는 도핑된 반도체 기판을 포함한다. 제 1 영역은 회로를 포함하게 되는데, 이 회로는 잡음을 발생시키거나 기판의 표면 상에 또는 근처에 형성되는 잡음에 민감하고, 기판은 도핑을 통하여 제 1 도전율을 갖게된다. 복수의 영역이 제 1 영역을 둘러싼다. 복수의 영역은 트렌치 영역에 의해 제 1 영역과는 분리된다. 복수의 영역은 다른 회로 및 컴포넌트를 포함한다. 매립형 웰은 기판에 있는 제 1 영역 아래의 기판에 형성된다. 매립형 웰은 제 2 도전율을 갖는 도펀트로 도핑된다. 트렌치 영역은 제 1 영역을 둘러싸고 기판의 표면 아래로 뻗어 적어도 매립형 웰까지연장되어, 제 1 영역이 매립형 웰과 트렌치 영역에 의해 다른 회로 및 컴포넌트와 분리되게 된다.According to the invention, another semiconductor device comprises a doped semiconductor substrate having a first region surrounded by a trench region. The first region will include a circuit, which is sensitive to noise or noise formed on or near the surface of the substrate, and the substrate will have a first conductivity through doping. A plurality of areas surrounds the first area. The plurality of regions are separated from the first region by the trench regions. The plurality of regions includes other circuits and components. The buried well is formed in the substrate below the first region in the substrate. The buried well is doped with a dopant having a second conductivity. The trench region surrounds the first region and extends below the surface of the substrate to extend at least to the buried well, such that the first region is separated from other circuits and components by the buried well and trench region.
대체 실시예에서, 트렌치 영역은 유전재료로 충진될 수 있다. 디바이스 영역은 반도체 기판의 표면 및 매립형 웰 사이에 P-웰과 N-웰 중 적어도 하나를 포함할 수 있다. 매립형 웰은 반도체 기판의 표면 아래로 약 1400nm 내지 약 1600nm 사이에 위치될 수 있다. 디바이스 영역은 바람직하게 아날로그 회로를 포함한다. 디바이스 영역은 디지털 회로를 포함할 수 있다. 반도체 디바이스는 다른 회로를 포함하며, 매립형 웰 및 트렌치 영역은 바람직하게 디바이스 영역과 다른 회로 사이의 누화(cross-talk) 및 잡음을 디커플링한다. 디바이스 영역은 시스템 온 칩(system on chip:SOC)을 포함할 수 있다. 반도체 디바이스는 통신 칩을 포함할 수 있다. 매립형 웰의 두께는 약 400nm 내지 약 600nm일 수 있다.In alternative embodiments, the trench region may be filled with a dielectric material. The device region may comprise at least one of a P-well and an N-well between the surface of the semiconductor substrate and the buried well. The buried well may be located between about 1400 nm and about 1600 nm below the surface of the semiconductor substrate. The device region preferably comprises analog circuitry. The device region may comprise digital circuitry. The semiconductor device includes other circuits, and the buried wells and trench regions preferably decouple the cross-talk and noise between the device region and the other circuits. The device region may include a system on chip (SOC). The semiconductor device may include a communication chip. The thickness of the buried well may be between about 400 nm and about 600 nm.
본 발명의 목적, 특징 및 잇점은 첨부된 도면을 참조하여 상세한 설명의 실시예에서 보다 명백해 질 것이다.The objects, features and advantages of the present invention will become more apparent in the embodiments of the detailed description with reference to the accompanying drawings.
본 발명은 반도체 디바이스에 관한 것으로, 더 상세하게는, 매립형 웰과 분리 영역을 사용하여 아날로그 회로를 반도체 기판과 분리하는 시스템에 관한 것이다. 본 발명은 아날로그 회로 또는 시스템 온 칩(SOC) 아래로 연장되어 있는 매립형 웰을 기판에 제공한다. 이 방법에서는, 아날로그 회로로 또는 아날로그 회로로부터의 결과적으로 잡음 및 성능 문제가 되는 전자기 누설 또는 전류 누설이 감소된다. 일 실시예에서는 딥(deep) 트렌치 분리영역이 형성되어 아날로그 회로와 매립형 웰을 둘러쌈으로써 반도체 웨이퍼의 표면과 평행한 전류의 흐름 또는 전자기파의 전파를 추가로 방지한다.The present invention relates to a semiconductor device, and more particularly, to a system for separating an analog circuit from a semiconductor substrate using a buried well and an isolation region. The present invention provides a substrate with a buried well that extends below an analog circuit or a system on chip (SOC). In this method, electromagnetic leakage or current leakage which is a result of noise and performance problems to or from the analog circuit is reduced. In one embodiment a deep trench isolation region is formed to surround the analog circuit and the buried well to further prevent the flow of current or the propagation of electromagnetic waves parallel to the surface of the semiconductor wafer.
본 발명은 이제 도면을 참조하고 상세한 예를 들어 보다 상세하게 설명하지만, 본 발명을 제한하지는 않는다.The present invention now refers to the drawings and is described in more detail by way of detailed examples, but is not intended to limit the invention.
도면에서 유사하거나 동일한 구성요소는 동일 참조부호를 지시하며, 이러한도면을 참조하면, 우선 도 1은 본 발명의 일 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 반도체 기판(100)은 기판(102)을 포함하는데, 이 기판은 다른 기판 재료가 사용될 수 있지만, 바람직하게는 모노크리스탈(monocrystalline) 실리콘을 포함한다. 기판(102)은 P형으로 도핑된 기판 또는 N형으로 도핑된 기판을 포함할 수 있다. 설명을 단순히 하기 위해, 본 발명은 P형으로 도핑된 기판을 포함하는 것으로 설명된다. 게다가, 본 명세서에서 설명되는 도펀트 도전율은 변경될 수 있다는 것이 이해된다. 예를 들면, P형 도펀트는 N형 도펀트로 교환될 수 있으며, 그 역도 마찬가지다. 따라서, 전압 레벨 및 회로 설계가 조정될 수 있다는 것을 당업자는 이해할 수 있을 것이다.Like or identical components in the drawings denote like reference numerals, and referring to these figures, FIG. 1 first shows a cross-sectional view of a semiconductor device 100 according to an embodiment of the present invention. The semiconductor substrate 100 includes a substrate 102, which preferably comprises monocrystalline silicon, although other substrate materials may be used. The substrate 102 may include a P doped substrate or an N doped substrate. For simplicity of explanation, the present invention is described as including a substrate doped with a P-type. In addition, it is understood that the dopant conductivity described herein may vary. For example, P-type dopants can be exchanged for N-type dopants and vice versa. Thus, it will be understood by those skilled in the art that the voltage level and circuit design may be adjusted.
기판(102)은 당분야에 공지된 방법에 따라 도핑된다. 매립형 웰(104)은 본 발명에 따라 형성된다. 기판(102)의 표면 위에 있는 마스크(106), 예를 들면, 리지스트 마스크를 패터닝함으로써 매립형 웰이 형성된다. 마스크 개방(open) 공정을 사용하여 회로 영역(108) 위에 있는 마스크(106)를 개방한다. 회로 영역(108)은, 하기에 설명되는 바와 같이, 회로, 예를 들면, 아날로그 회로 및/또는 컴포넌트를 형성하기 위해 사용된다. 매립형 웰(104)은 기판(102)에 제공되는 도펀트 유형과 반대인 도펀트 유형을 갖는다. 일 실시예에서, 매립형 웰(104)은 비소, 안티모니(antimony) 또는 포스포러스(phosphorous)같은 N형 도펀트를 포함한다. P형으로 도핑된 매립형 웰(104)이 사용된다면, 보론, 갈륨 또는 인듐같은 도펀트가 사용될 수 있다. 또한, 다른 도펀트 또는 조합이 사용될 수 있다.Substrate 102 is doped according to methods known in the art. Flush well 104 is formed in accordance with the present invention. A buried well is formed by patterning a mask 106, eg, a resist mask, over the surface of the substrate 102. A mask open process is used to open the mask 106 over the circuit region 108. Circuit region 108 is used to form circuits, for example analog circuits and / or components, as described below. The buried well 104 has a dopant type opposite to the type of dopant provided on the substrate 102. In one embodiment, the buried well 104 includes an N-type dopant, such as arsenic, antimony or phosphorous. If a buried well 104 doped with P-type is used, a dopant such as boron, gallium or indium can be used. In addition, other dopants or combinations may be used.
이온 임플란트(implantation) 공정을 사용하여 매립형 웰(104)을 형성한다.일 실시예에서는 포스포러스를 사용하고, 예를 들면, 약 0.5 MeV 내지 약 2.0 MeV의 이온 에너지를 사용하여 기판(102)의 표면 아래 약 1400 nm 내지 약 1600 nm의 거리에 매립형 웰(104)이 형성되도록 설정한다. 매립형 웰(104)은, 예를 들면, 약 1×1017내지 1×1018atoms/cc의 밀도 또는 도우즈(dose)를 포함할 수 있다. 매립형 웰(104)의 두께는, 예를 들면, 약 400 nm 내지 약 600 nm일 수 있다. 이러한 파라미터가 바람직하지만, 당업자는 이러한 파라미터를 조정하여 소정의 어플리케이션 및 도펀트 유형에 대하여 얻고자 하는 결과를 얻을 수 있다. 매립형 웰(104)을 형성한 후에, 마스크(106)를 제거하거나 또는 추가의 임플란트 공정용으로 사용할 수 있다(예를 들면, 도 2 참조).An implanted well 104 is formed using an ion implantation process. In one embodiment, phosphorus is used, for example, using an ion energy of about 0.5 MeV to about 2.0 MeV to the substrate 102. The buried well 104 is set to form at a distance of about 1400 nm to about 1600 nm below the surface. The buried well 104 may include, for example, a density or dose of about 1 × 10 17 to 1 × 10 18 atoms / cc. The thickness of the buried well 104 may be, for example, about 400 nm to about 600 nm. While these parameters are preferred, those skilled in the art can adjust these parameters to achieve the desired results for a given application and dopant type. After forming the buried well 104, the mask 106 may be removed or used for further implant processing (see, eg, FIG. 2).
도 2를 참조하면, 일 실시예에서, 기판(102)의 영역(110)을 임플란트하기 위해 마스크(106)가 선택적으로 사용된다. 영역(110)은 트랜지스터 웰 또는 커패시터 플레이트 또는 다른 컴포넌트로 사용될 수 있다. 상기 설명된 이온 임플란트 공정은 (깊지않은) 낮은 깊이까지 침투하는 이온을 제공하도록 변경될 수 있다. 이러한 방법으로, N- 및/또는 P-형 영역이 영역(110)에 형성될 수 있다. 도 3에 도시된 바와같이, 일 실시예에서, 영역(110)은 N 및 P형 웰(112, 114) 모두 각각 포함할 수 있다. 대안으로, 영역(110)은 또한 단일의 도펀트 유형 웰(도 2), 예를 들면, 단일의 N형 도펀트 또는 단일의 P형 도펀트 영역을 포함할 수 있다.Referring to FIG. 2, in one embodiment, a mask 106 is optionally used to implant a region 110 of the substrate 102. Region 110 may be used as a transistor well or capacitor plate or other component. The ion implant process described above can be modified to provide ions that penetrate to (not deep) low depths. In this way, N- and / or P-type regions may be formed in region 110. As shown in FIG. 3, in one embodiment, region 110 may include both N and P type wells 112, 114, respectively. Alternatively, region 110 may also include a single dopant type well (FIG. 2), eg, a single N-type dopant or a single P-type dopant region.
도 3의 구조는 마스크(107)를 사용하여 P형 도펀트가 N-웰(112)로 진입하는 것을 저지함으로써 형성될 수 있다. 부가하여, 다른 마스크(도시생략)를 사용하여N형 도펀트가 P-웰(114)에 진입하는 것을 저지할 수 있다. 모든 회로 영역(108) 위또는 일부 위의 마스크(107)가 개방된다. 영역(108)에 필요한 회로 또는 컴포넌트의 유형에 따라 영역(110)에 웰을 증착할 필요는 없다.The structure of FIG. 3 can be formed by using mask 107 to prevent P-type dopants from entering N-well 112. In addition, other masks (not shown) may be used to prevent N-type dopants from entering the P-well 114. The mask 107 over all or part of the circuit area 108 is open. It is not necessary to deposit wells in region 110 depending on the type of circuit or component required in region 108.
도 4를 참조하면, 기판(102) 위의 마스크(예를 들면, 리지스트:122)가 패터닝되어 회로 영역(108)의 단지 외부 영역 위가 개방된다. 반응성 이온 에칭과 같은 이방성 에칭 공정을 사용하여 딥 트렌치(124)를 형성한다. 딥 트렌치(124)는 바람직하게 매립형 웰(104) 아래의 깊이까지 연장된다. 일 실시예에서, 딥 트렌치(124)는 깊이가 약 3 내지 6 마이크론이고 폭이 기판(102)의 상부 표면에서 약 0.3 마이크론 내지 약 1.0 마이크론이다. 트렌치(124)가 형성된 후에 마스크(122)가 제거된다.Referring to FIG. 4, a mask (eg, resist 122) over the substrate 102 is patterned to open only over the outer region of the circuit region 108. The deep trench 124 is formed using an anisotropic etching process such as reactive ion etching. Deep trench 124 preferably extends to a depth below buried well 104. In one embodiment, deep trench 124 is about 3-6 microns deep and about 0.3 microns to about 1.0 microns wide at the top surface of substrate 102. After the trench 124 is formed, the mask 122 is removed.
도 5를 참조하면, 본 발명에 따른 반도체 디바이스(100)의 평면도가 도시되어 있다. 유전체 재료(126)를 사용하여 트렌치(124)를 충진한다. 도시된 본 실시예에서, 트렌치(124)는 매립형 웰(104)을 둘러싸고 있다(표면 아래에 매립형 웰이 있다는 것을 가로로 표시). 이 방법으로, 영역(110)이 기판(102)의 다른 부분과 전기적으로 절연된다. 유전체 재료(126)는 실리콘 이산화물 또는 절연을 제공하면서 트렌치(124)를 충진할 수 있는 다른 재료를 포함할 수 있다. 일 실시예에서, 트렌치(124)는 충진되지 않은채로 남겨진다.5, a plan view of a semiconductor device 100 in accordance with the present invention is shown. Dielectric material 126 is used to fill trench 124. In the illustrated embodiment, trench 124 surrounds buried well 104 (shown horizontally that there is a buried well below the surface). In this way, region 110 is electrically insulated from other portions of substrate 102. Dielectric material 126 may comprise silicon dioxide or other material capable of filling trench 124 while providing insulation. In one embodiment, trench 124 is left unfilled.
트렌치(124)를 충진하는 방법으로는 당분야에 공지된 물리 기상 증착의 화학 기상 증착을 사용하는 것을 포함할 수 있다. 에칭 또는 폴리싱 단계를 사용하여 기판(102)의 표면을 형성하는 증착된 유전체를 제거할 수 있다. 다른 회로 및/또는컴포넌트가 영역(110)에 비하여 외부적으로 배치된다. 영역(110)의 외부에 있는 다른 회로 및/또는 컴포넌트와 회로영역(108)의 전기적 접속은 기판(102)의 표면 위에 상호접속부를 제공함으로써 이루어진다.Filling trench 124 may include using chemical vapor deposition of physical vapor deposition known in the art. Etching or polishing may be used to remove the deposited dielectric that forms the surface of the substrate 102. Other circuits and / or components are disposed externally relative to region 110. Electrical connection of the circuit region 108 with other circuits and / or components outside of the region 110 is made by providing an interconnect over the surface of the substrate 102.
도 6을 참조하면, 영역(108)에 회로 컴포넌트(120)가 형성된다. 회로 컴포넌트(120)는 리시버(receiver), 증폭기, 능동 또는 수동 필터, 저항기, 인덕터, 트랜지스터, 다이오드, 인턱터 또는 다른 전자 컴포넌트 같은 아날로그 회로를 포함할 수 있다. 회로 컴포넌트(120)는 확산 영역, 금속 라인, 절연층 등을 포함할 수 있다. 일 실시예에서, 회로 컴포넌트(120)는 복수개의 상이한 컴포넌트를 포함하여 시스템 온 칩(SOC)을 형성한다. 회로 컴포넌트(120)는 기판(102)으로 또는 기판(1020으로부터 전달되는 누화 또는 잡음에 민감(또는 잡음을 발생)할 수 있는 아날로그 디바이스를 포함한다. 회로 컴포넌트(120)는 전류 누설에 민감할 수 있는 디지털 회로와 아날로그 회로 모두를 포함할 수 있다. 분리 트렌치(128)와 매립형 웰(104)을 제공함으로써, 기판(102)과 회로 컴포넌트(120) 간에 전기적 누설, 누화 및/또는 전송/수신된 잡음이 상당히 감소된다.Referring to FIG. 6, a circuit component 120 is formed in the region 108. Circuit components 120 may include analog circuitry such as receivers, amplifiers, active or passive filters, resistors, inductors, transistors, diodes, inductors or other electronic components. Circuit component 120 may include diffusion regions, metal lines, insulating layers, and the like. In one embodiment, circuit component 120 includes a plurality of different components to form a system on chip (SOC). Circuit component 120 includes an analog device that can be sensitive (or generate noise) to crosstalk or noise delivered to or from substrate 102. Circuit component 120 can be sensitive to current leakage. Which may include both digital and analog circuits, etc. By providing isolation trenches 128 and buried wells 104, electrical leakage, crosstalk, and / or transmission / reception between the substrate 102 and the circuit components 120 may be achieved. Noise is significantly reduced.
분리 트렌치(128)는 영역(108)에 있는 회로 컴포넌트(120)를 영역(130)과 분리시킨다. 영역(130)은 다른 시스템 온 칩(SOC), 아날로그 컴포넌트, 디지털 컴포넌트, 논리회로 또는 메모리 디바이스를 포함할 수 있다. 매립형 웰(104)은 기판(102)과 회로 컴포넌트(120) 간의 누화 또는 잡음 유도를 방지한다. 이러한 방법에서는, 영역(108)에 있는 회로 컴포넌트(120)를 분리/차폐함으로써 기판으로 그리고 회로 컴포넌트와 영역(130) 간에 누화, 잡음 유도 및/또는 전류 누설을 제거또는 감소시킴으로써 시스템 성능이 향상된다. 일 실시예에서, 매립형 웰(104)이 접지되어 추가의 차폐를 제공할 수 있다. 더우기, 트렌치(124)의 중심부는 도전 재료를 포함할 수 있는데, 이것이 접지되어 누화 또는 잡음이 그것을 통하여 통과하는 것을 추가로 방지할 수 있다. 영역(108)과 영역(130)에 있는 컴포넌트 간의 접속은 후속 공정에서 형성되는 상부 메탈에 의해 접속될 수 있다. 또한, 상호접속부가 형성되어 영역(108) 내의 컴포넌트를 접속한다. 상호접속부와 컨택을 형성하는 것은 당분야에 공지되어 있다.The isolation trench 128 separates the circuit component 120 in the region 108 from the region 130. Region 130 may include other system on chip (SOC), analog components, digital components, logic circuits, or memory devices. The buried well 104 prevents crosstalk or noise induction between the substrate 102 and the circuit components 120. In this method, system performance is improved by removing or reducing crosstalk, noise induction, and / or current leakage to the substrate and between the circuit component and the region 130 by separating / shielding the circuit components 120 in the region 108. . In one embodiment, the buried well 104 may be grounded to provide additional shielding. Moreover, the center of trench 124 may comprise a conductive material, which may be grounded to further prevent crosstalk or noise from passing through it. The connection between the region 108 and the components in the region 130 may be connected by the upper metal formed in subsequent processes. In addition, interconnects are formed to connect components within region 108. Forming contacts with the interconnects is known in the art.
본 발명은 다양한 디바이스 유형, 예를 들면, 이동 전화용 칩, 통신 장치 또는 고주파 어플리케이션을 포함하지만 제한적이지는 않은 다른 아날로그 칩으로 사용될 수 있다.The invention can be used with a variety of device types, for example, chips for mobile phones, communication devices or other analog chips, including but not limited to high frequency applications.
(예시적으로 설명되었지만 제한적이지는 않은) 반도체 기판 상의 아날로그 회로를 차폐하기 위한 바람직한 실시예가 설명되었지만, 상기 교시에 비추어 당업자는 수정 및 변경을 할 수 있다. 따라서, 첨부된 청구범위에 의해 명백해지는 바와 같이 본 발명의 사상과 범위 내에서 개시된 본 발명의 특정 실시예에 변경이 가해질 수 있다는 것이 이해된다. 따라서, 상세하게 그리고 특허법에 적합하게 본 발명을 설명하였지만, 특허로써 보호되고 청구되는 것은 첨부된 첨구범위에 설명된다.While preferred embodiments for shielding analog circuitry on semiconductor substrates (described by way of example but not limitation) have been described, those skilled in the art can make modifications and variations in light of the above teachings. Accordingly, it is understood that modifications may be made to certain embodiments of the invention disclosed within the spirit and scope of the invention as will be apparent from the appended claims. Accordingly, while the invention has been described in detail and suitably in patent law, what is protected and claimed by the patent is set forth in the appended claims.
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