KR20030005298A

KR20030005298A - 결정 피드백 등화를 갖는 터보 디코더

Info

Publication number: KR20030005298A
Application number: KR1020027014283A
Authority: KR
Inventors: 시아오융 유; 밍 탠; 망 츄
Original assignee: 모토로라 인코포레이티드
Priority date: 2000-04-24
Filing date: 2001-04-19
Publication date: 2003-01-17
Also published as: EP1410514A4; CN1430815A; CN1203616C; KR100662519B1; US6307901B1; EP1410514A1; AU2001255493A1; WO2001082488A1; JP2003535493A

Abstract

디코더는, 터보 디코딩 과정의 각각의 반복에서 결정-피드백 등화를 수행함으로써 인터심볼 간섭을 갖는 터보 코딩된 신호를 등화시킨다. 상기 반복 과정에서, 2개의 재귀 프로세서들은 상기 신호의 정보 비트들 및 코딩된 비트들에 대한 소프트 출력 값들을 또한 계산한다. 하드 출력 값들은 상기 소프트 출력 값들로부터 유도된다. 상기 디코더의 반복적 루프에 있는 결정 피드백 등화기는 상기 하드 출력 값들을 수신하고 상기 인터심볼 간섭에 대한 수정을 제공하기 위해 이것들을 사용한다. 그런 다음, 상기 결정 피드백 신호는 상기 인터심볼 간섭을 최소화하기 위해 상기 입력 신호에 상기 수정 신호를 가한다.

Description

결정 피드백 등화를 갖는 터보 디코더{TURBO DECODER WITH DECISION FEEDBACK EQUALIZATION}

전송된 정보를 오류로부터 보호하기 위해 디지털 통신 시스템들에서 컨볼루션 코드들(convolutional codes)이 자주 사용된다. 그러한 통신 시스템들은 DS-CDMA(Direct Sequence Code Division Multiple Access) 표준 IS-95, GSM(Global System for Mobile Communications), 및 차세대 광대역 통신 시스템들을 포함한다. 이러한 시스템들에서는 전형적으로, 신호가 컨볼루션 코딩되어 전송되는 아웃고잉 코드 벡터(outgoing code vector)로 된다. 수신기에서, 업계에 알려진 비터비 디코더(Viterbi decoder)와 같은 실제적인 소프트-출력 디코더는 최대 가능성 판단기준(maximum likelihood criterion)에 기초하여 전송된 신호 비트들에 대한 최적 검색을 수행하기 위해 트렐리스 구조를 사용한다.

더 최근에, 전통적인 코딩 기술들을 능가하여 수행하는 터보 코드들이 개발되었다. 터보 코드들은 일반적으로 둘 또는 그 이상의 컨볼루션 코드들 및 터보 인터리버들(turbo interleavers)로 이루어진다. 터보 디코딩은 반복적이다. 그리고개개의 컨볼루션 코드들을 디코딩하기 위해 소프트 출력 디코더를 사용한다. 디코딩 절차가 수렴되는 최종 결과들에 반복적으로 접근할 때 하나의 디코더의 소프트 출력들은 다음 디코더로 공급되거나 첫 번째 디코더로 피드백된다. 상기 소프트 출력 디코더는 보통 소프트 출력을 결정하기 위해 역방향 및 순방향 재귀들(recursions)을 요구하는 MAP(Maximum a posteriori) 디코더이다. 업계에 알려져 있다시피, log-MAP, max-log-MAP, SOVA(soft-output Viterbi algorithm), 및 constant-log-MAP 알고리즘들을 포함하는 MAP 파생물들(MAP derivatives)이 또한 이용가능하다.

터보 코딩은, AWGN(added white Gaussian noise) 채널을 통해 통신하는 경우에 오류들을 수정하도록 효율적으로 이용된다. 그러나, ISI(intersymbol interference)이 존재할 경우, 터보 디코딩의 성능이 저하된다. 어떤 선행 기술 방법들은 ISI를 완화시키기 위한 등화(equalization)를 포함하였다. 그러나, 이러한 기술들은 실제로 구현되기에 너무 복잡하거나 수신기에서 추가적 지연(extra delay)을 가져오게 된다.

ISI 채널들에서의 디스토션(distortion)에 의한 오류들을 감소시키는 디코더에 대한 필요가 존재한다. 구체적으로는, 어떤 추가적인 지연을 유발함이 없이 오류들을 감소시키기 위해 ISI 채널을 등화시킬 수 있는 개선된 디코더에 대한 필요가 존재한다. 회로 또는 계산상의 복잡성의 최소한의 증가를 갖는 디코더를 제공하는 것이 또한 유리할 것이다.

본 발명은 일반적으로는 통신 시스템에 관한 것이고, 더 구체적으로는 터보 코딩된 통신 시스템의 수신기에서 사용되는 디코더에 관한 것이다.

도1은 선행 기술에서 알려진 전통적인 인코딩 방식들에 대한 트렐리스 다이아그램.

도2는 선행기술에서 알려진 바와 같이, 코딩된 신호에서의 노이즈 및 디스토션 유발을 나타내는 단순화된 블록 다이아그램들.

도3은 선행기술에서 알려진 바와 같은 터보 인코더에 대한 단순화된 블록 다이아그램.

도4는 선행기술에서 알려진 바와 같은 터보 디코더에 대한 단순화된 블록 다이아그램.

도5는 본 발명에 따라, 등화를 갖는 터보 디코더에 대한 단순화된 블록 다이아그램.

도6은 도5의 결정 피드백 등화기에 대한 단순화된 블록 다이아그램.

도7은 본 발명에 따라, 등화를 갖는 터보 코딩에 대한 방법.

도8은 본 발명에 의해 제공되는 개선의 그래픽적 표현.

본 발명은 DFE(decision feedback equalizer)와 연결된 터보 디코더를 제공한다. 그래서 터보 디코딩의 성능이 ISI 채널을 통해 전송된 터보 인코딩된 신호에 대해 개선된다. 더욱이, 본 발명은 반복 루프에 DFE를 포함함으로써 복잡성에 있어서의 큰 증가 없이 상기 개선을 달성한다.

전형적으로, 컨볼루션 코드들, 터보 코드들, 및 다른것들은 도1에 도시된 바와 같이 트렐리스로서 그래픽적으로 표현되어 진다. 여기에서 4 스테이트(4 state), 5 섹션(5 section) 트렐리스가 도시된다. 편의상, 우리는 트렐리스 섹션 당 M 스테이트들을 참조하고 블록 또는 프레임 당 N 트렐리스 섹션들을 참조할 것이다. MAP 타입의 디코더들(log-MAP, MAP, max-log-MAP, constant-log-MAP 등등)은, 업계에서 알려져 있다시피, 소프트 출력들을 제공하기 위해 트렐리스 상에서 순방향 및 역방향 일반화된 비터비 재귀들(Viterbi recursions) 또는 소프트 출력 비터비 알고리즘들(soft output Viterbi algorithms, SOVA)을 이용한다. MAP 디코더는, 하나의 인코딩 블록 또는 인코딩 프레임에 있는 모든 수신된 신호에 기초하여 각각의 정보 비트에 대한 디코딩된 비트 오류 확률을 최소화한다.

인코딩된 시퀀스의 마르코프 성질(Markov nature) 때문에(여기에서, 주어진 현재 스테이트들, 이전 스테이트들은 미래 스테이트들 또는 미래 출력 브랜치들에 영향을 미칠 수 없다.), 이후의 비트 확률(posterior bit probability)은 과거(현재 섹션에 대한 트렐리스의 시작), 현재(현재 섹션에 대한 브랜치 메트릭(branch metric)), 및 미래(현재 섹션에 대한 트렐리스의 끝)로 나누어 질 수 있다. 더 구체적으로는, MAP 디코더는 현재 섹션에까지 순방향 및 역방향 재귀들을 수행한다.여기에서 과거 및 미래 확률들은 출력 결정을 발생시키기 위해 현재의 브랜치 메트릭과 함께 사용된다. 정보 비트들에 대한 하드 및 소프트 출력 결정들을 제공하는 원리들이 업계에 알려져 있고, 상기 설명된 디코딩 방법들의 몇몇 변형들이 존재한다. 터보 코드들을 위해 고려되는 SISO(soft input-soft output) 디코더들의 대부분은 a paper by C. Berrou, A. Glavieux, and P. Thitimajshima, entitled "Near Shannon Limit Error-Correcting Coding and Decoding : Turbo-Codes(1)", Proceedings ICC, 1993, pp.1064-1070(Berrou algorithm)에 나타난 바와 같은 선행 기술 MAP 알고리즘들에 기초한다.

단순성을 위하고 일반성의 손실이 없도록, 우리는 도2에 묘사된 디지털 동등 베이스밴드 통신 시스템(digital equivalent baseband communication system)을 고려한다. 여기에서 정보 시퀀스 b_k는 터보 인코딩되고, 1 또는 -1인 채널 심볼들 s_i로 맵핑되고, 채널 인터리버 π_c를 통해 통과되고 최소 페이즈 ISI 채널을 통해 전송된다. 수신기 끝에서, 수신된 신호 y_i는 디스토션되어 다음과 같이 표현될 수 있다.

여기에서 h_j는 채널 임펄스 응답을 나타내고, L은 ISI 길이를 표시하고 n_i는 AWGN이다. 오리지날 정보 비트들 b_k를 얻기 위해 수신기가 신호를 디코딩하려고 의도하는 때에 ISI 및 AWGN에 의한 디스토션은 비트 오류들의 가능성을 증가시킨다. 수신기에서의 터보 디코딩만의 사용은 AWGN에 의한 비트 오류를 성공적으로 최소화할 것이다. 그러나 또 다른 어떤 것이 ISI에 의한 비트 오류를 최소화하기 위해 필요로 된다.

도3은, 하나의 인터리버 및 RSC(recursive systematic convolutional) 코드들인, 그러나 블록 코드들도 또한 될 수 있는, 2개의 구성 코드들(constituent codes)로 구성된 전형적인 터보 인코더를 보여준다. 예로서, 여기에서 우리는 그들 사이에 인터리버 π와 2개의 RSC들의 병렬적 연쇄인 터보 인코더를 고려할 뿐이다. 그러나, 본 발명은 2개 이상의 구성 코드들 및 SCCC(serial concatenated convolutional codes)와 같은 다른 형태들의 터보 코드들에 쉽게 적용될 수 있다. 터보 인코더의 출력 c_k는 정보 비트들 b_k및 2개의 인코더들로부터의 패리티 비트들 p_1k및 p_2k를 멀티플렉싱(연쇄)함으로써 발생된다. 선택적으로, 상기 패리티 비트들은, 코드 속도를 증가시키기 위해 업계에서 알려진 바와 같이 펑쳐링될(punctured) 수 있다. 특별한 경우로서, RSC는 단지 하나의 패리티 비트 출력을 갖는다. 일반적으로, RSC의 패리티 비트들의 수는 하나 이상일 수 있다. 그러나, 본 발명은 RSC가 하나 이상의 패리티 비트를 갖는 모든 다른 경우들에 쉽게 적용될 수 있다.

ISI의 효과들을 무시하고 AWGN만을 고려하는 것은 x_k로서 표시된 신호를 훼손시켰다. 이제, 도4는 인터리버, 디-인터리버들, 및 디코더들로 구성된 전형적인 터보 디코더 150을 도시한다. 외인성 정보(extrinsic information) L_e1k, L_e2k에 대한터보 디코더의 메커니즘, 인터리버 π, 디-인터리버 π^-1, 및 디코더들 DEC1 및 DEC2 사이의 반복 과정은 선행 기술 알고리즘들을 따른다. 일반적으로, 상기 입력 신호는 채널-디인터리빙되고 정보 비트들 및 코딩된 비트들에 대응하는 샘플들을 나누기 위해 디멀티플렉서로 가해진다. 터보 디코더에서의 제로 디코더 지연을 예측한다면, 제1 디코더(DEC1)는 정보 비트들에 대해 샘플들 x^s _k및 제1 코딩된 비트들 및 앞선 정보(L_ak)에 대한 x^p1 _k로부터 소프트 출력을 계산한다. 상기 소프트 출력은, 상기 제1 디코더로부터의 외인성 정보에 대해 L_e1k로서 표시된다. 제2 디코더(DEC2)는, L_e1k(DEC2에 대한 앞선 정보)의 인터리빙된 버전들, 정보 비트들에 대해 인터리빙된 샘플들 x나, 및 제2 코딩된 비트들에 대해 xp_2k로 입력된다. 상기 제2 디코더는, 제1 디코더로 피드백되는 Lak를 생성하기 위해 디인터리빙 되는 외인성 정보, L_e2k를 발생시킨다. 상기 반복은 예정된 수의 횟수들 동안 반복된다. 그리고 나서 오리지날 정보 비트들 b_k의 추정을 제공하는 소프트 출력(전형적으로 LLR(log-likelihood ratio))이 발생된다. 단순성을 위해, 우리는 업계에 알려지다시피, 디코더들 안에 슬라이서를 포함한다. 그래서 디코더 최종 출력은 b_k에 대한 하드 결정이고, 이것은에 의해 표시된다.

MAP 알고리즘들은 수신된 시퀀스에 주어진 정보 비트에 대한 오류의 확률을최소화하고, 그것들이 또한 정보 비트가 수신된 시퀀스에 주어진 1 또는 0일 확률을 제공한다는 것이 잘 알려져 있다. 상기 알고리즘들은 각각의 비트 포지션(트렐리스 섹션)에 대해 소프트 출력값을 제공한다. 여기에서 블록 내의 현재 소프트 출력에 대한 영향이 과거(더 먼저의 소프트 입력들), 현재 소프트 입력, 및 미래(더 나중의 소프트 입력들)로부터의 기여들(contributions)로 나누어 진다. 상기 디코더 알고리즘은, 각각의 트렐리스 섹션(스테이지)에 대한 최적의 소프트 출력에 도달하기 위해 트렐리스 상에 순방향 및 역방향 일반화된 비터비 재귀을 요구한다. 이러한 후순위 확률들, 또는 더 일반적으로 상기 확률들의 LLR(log-likelihood ratio)은 반복적 터보 디코딩에서의 SISO 디코딩 단계들 사이에서 통과된다. 각각의 정보 비트에 대한 LLR은 디코딩된 시퀀스에 있는 모든 비트들에 대해(k=1 to N) 다음과 같다.

(1)

방정식 (1)에서, 주어진 수신된 시퀀스의 트렐리스에서 디코딩된 비트가 1(또는 0)과 같을 확률은 상기 코드의 마르코프 특성에 의한 텀들(terms)의 프로덕트(product)로 구성된다. 마르코프 특성은, 과거 및 미래가 주어진 현재에서 독립적이라는 것을 말해 준다. 현재 γ_k(n,m)은 주어진 현재 수신된 샘플들 u_k에서 시간 k-1에서의 스테이트 n으로부터 시간 k에서의 스테이트 m으로의 변환 확률을나타낸다. 여기에서 u_k는 (x^s _k, x^p _k)의 쌍을 나타낸다. 현재는 브랜치 메트릭(branch metric)의 기능을 한다. 과거 α_k-1(m)은 수신된 시퀀스 {u₁,...,u_k-1}를 가지고 시간 k-1에서의 스테이트 m인 확률이고, 미래 β_k(m)은 시간 k에서의 스테이트 m으로부터 수신된 시퀀스 {u_k+1,...,u_N}를 발생시키는 확률이다. 확률 α_k(m)은 α_k-1(m) 및 γ_k(n,m)의 함수로서 표현될 수 있고 순방향 반복으로 불리운다.

(2)

여기에서 M은 스테이트들의 수이다. β_k+1(n) 및 γ_k(n,m)으로부터 확률 β_k(n)를 계산하기 위한 반대 또는 역방향 반복은 다음과 같다.

(3)

방정식 (1)에서의 전체 후순위 확률들은 정보 비트에 대응하는 트렐리스 B¹(B⁰)에서의 브랜치들을 통해 1(또는 0)이 되도록 합함으로써 계산된다.

방정식 (1)에서의 LLR은 순방향 및 역방향 반복들이 시간 k에서 이용가능할 것을 요구한다. 상기 요구에 부합하는 선행 기술 방법은 전체 역방향 반복을 계산 및 저장하고, 반복적으로 α_k-1및 β_k를 이용하여 k=1 부터 k=N 까지 α_k(m) 및 L(b_k)를 계산하는 것이다.

상기 설명은, AWGN과는 효율적이라 할지라도, 본 발명에서 이루어지는 것과 같이, ISI의 효과들을 고려하지 않는다. ISI 디스토션된 신호를 가지고,

(4)

이전에 설명되었다시피, 이것은 수신기로의 입력이다. 본 발명은 디코딩에서의 사용을 위해 디스토션되지 않은 신호 x_i를 다시 얻기 위해 디스토션을 등화시켜 없애려고 추구한다.

본 발명에 따라, 도5는 수신된 터보 코딩된 입력 신호를 디코딩하는 데 있어서 인터심볼 간섭 등화를 제공하는 DFE(decision feedback equalization)를 갖는 터보 디코더를 도시한다. 상기 디코더는 터보 디코더 150 및 등화기 피드백 루프 160을 포함한다. 상기 터보 디코더는 통상의 반복 루프 구조로 연결된 2개의 구성 디코더들을 포함한다. 터보 디코더는 정보 비트들 및 입력 신호의 코딩된 비트들을 디코딩하고 정보 비트들 및 입력 신호의 코딩된 비트들의 소프트 출력 값들을 계산한다. 전형적으로, 상기 코딩된 비트들은 펑쳐링되거나 되지 않을 패리티 비트들이고 소프트 출력 값들은 LLR 값들이다. MAP 알고리즘 또는 MAP 파생물들(즉, log-MAP, max-log-MAP, constant-log-MAP 등등) 중 어느 하나, 또는 SOVA 또는 비터비 알고리즘을 이용하여 상기 반복 업데이트들 및 소프트 출력들이 계산된다. 바람직하게는, 정보 비트들 및 코딩된 비트들에 대한 하드 결정 값들을 제공하기 위해, 예를 들어 슬라이서들을 갖도록과 같이 구성 디코더들이 수정된다.

등화기 피드백 루프는 터보 디코더에 연결되고 보여지다시피 터보 디코더로부터 디코딩된 그리고 정보 비트들에 대한 하드 결정 값들을 수신하도록 적용된다. 상기 피드백 루프는, 인터심볼 간섭 수정 신호를 계산하기 위해 이전 프레임으로부터 유도된 채널 특성들의 업데이트된 추정들과 함께 각각의 심볼 상에 하드 결정을 입력하는 결정 피드백 등화기 100을 포함한다. 결정 피드백 신호는 인터심볼 간섭을 최소화하기 위해 터보 디코더 150으로 입력되기 전에 수정을 신호의 다음 입력에 적용한다.

바람직한 실시예에서, 상기 등화기는 터보 디코더의 반복적인 루프에서 구현된다. 그리고 상기 등화기에 적용되는 값들은 각각의 터보 디코딩 반복에서 계산된다. 재귀 프로세서들은 등화기에 가해지는 하드 결정 값을 유도하기 위해 정보 및 코딩된 비트들에 대해 계산된 LLR 값을 사용한다. 더 바람직하게는, 정보 비트들의 LLR을 계산하기 위해 사용되는 LLR 계수들(α, β및 γ)이 코딩된 비트들의 LLR의 계산에서 다시 사용되고, 그래서 전체 계산을 감소시킨다. 피드백 등화기는, 후속적으로 입력 신호를 가지고 합해지고 터보 디코더로의 적용 전 디인터리빙된 동화 신호를 제공하기 위해 코딩된 및 정보 비트들의 하드 결정들로부터 구성된 멀티플렉싱되고 인터리빙된 심볼들 상에서 동작한다.

본 발명의 하나의 새로운 측면은 터보 디코더의 반복적 루프에서 구현되는 등화를 갖고 있는 것이다. 본 발명의 또 다른 새로운 측면은 정보비트들 및 코딩된 비트들 둘 모두에 대한 터보 디코더로부터 등화기로 하드 출력 결정들을 공급하는 것이다. 또 다른 새로운 측면은, 코딩된 비트들에 대한 정보 비트들에 대해 계산된 과거, 현재 및 미래 정보의 재사용이다.

터보 디코더의 입력은, 채널 수정 신호(주어진에서 ISI 채널 출력의 추정)가 바람직한 AWGN만 훼손된 입력 신호 x_i를 실질적으로 얻기 위해 추출되는 수신되고 디스토션된 신호 y_i이다. 본 발명의 이점은, 제1 반복 후, DFE 100은 디코딩의 각각의 반복을 포함하고 그래서 터보 디코더의 성능은ISI 성능을 크게 개선하도록 서비스한다는 것이다. 덧붙여서, DFE 100은, 터보 디코더의 반복적 루프에 있음으로써 더 정확한 피드백 결정을 제공받는다.

동작에 있어서, DFE 100은 올-제로 입력(all-zero input)으로 초기화되고 그래서 제1 반복에서및 x_i=y_i이 된다. 상기 입력은, 정보 비트들에 대해 샘플들 x^s _k, 코딩된 비트들에 대해 x^p1 _k및 x^p2 _k를 제공하기 위해 디인터리빙되고(π_c ^-1) 직렬에서 병렬로의(serial-to-parallel) 변환으로 디멀티플렉싱된다. 이것은 위에서 설명되었다시피 반복적 디코더들에 적용된다. 제1 반복 후, 정보 비트들 및 코딩된 (패리티) 비트들 둘 모두의 하드 결정은 다음에서와 같이 터보 디코더에 의해 계산된다. 정보 비트들의 LLR 값은 선행 기술에서와 같이 계산된다. 덧붙여서, 코딩된 (패리티) 비트들의 LLR 값이 또한 계산된다. 본 발명은 코딩된 비트들의 LLR 값을 이용하여 상기 LLR 값에 기초한 하드 결정들이 DFE에 공급될 수 있게 된다. 그러나, 본 발명에서 정보 비트들로부터의 LLR 계산에서 사용된 α, γ및 β파라미터들은 코딩된 비트들에 대한 LLR 값을 계산하는 데 이용되고, 복잡성에 있어서의 무시할 만한 증가로 귀결된다.

u={u₁,...,u_N}이 디코더 입력으로 주어지고, 여기서 N은 프레임 사이즈이고, 그리고 p_k는 시간 k에서의 패리티 비트이고, 관찰 u에 기초한 p_k의 LLR 값은 다음과 같다.:

(5)

우리는 i=0,1에 대해 다음을 주목한다.

(6)

상기 합은, 시간 k에서 스테이트 n으로부터 스테이트 m까지 코딩된 비트 출력 p_k=i를 갖는 인코더 트렐리스의 모든 변화들 상에서 이다. 상기에서와 동일한 유도를 따라서,

(7)

이고, 여기에서 α,γ및 β파라미터들은 정보 비트들에 대해 이전에 계산된 것들이다. 간결성을 위해, 노트 u는 모든 이러한 파라미터들에 있어서 드롭되었다(dropped). 그래서, 코딩된 비트들에 대한 LLR 값들, L(p_k)는, 상기 합이 서로 다른 그룹의 변형들을 통해 계산된다는 것을 제외하고는, 정보 비트들에 대한 LLR 값들, L(b_k)와 동일한 방법으로 얻어진다.

우리는 정보 비트들 및 패리티 비트들의 하드 결정들을,및로 각각 나타낸다. 이것은 다음 방정식에 의해 결정된다.

(8)

여기에서 c_k는 b_k또는 p_k를 나타낸다. 레귤러 터보 디코더의 출력은 보통 LLR이고 방정식 (8)에서 특정되었다시피 하드 결정을 수행하기 위해 부가적인 슬라이서를 필요로 한다는 것이 지적되어야 한다. 그러나, 간결성을 위해, 그러한 슬라이서는 도5에 묘사된 터보 디코더 안에 포함된다. 그래서 하드 결정들은 직접 대응하는 구성 디코더로부터 보내진다. 하드 결정들,,및는 채널 심볼들로 다음과 같이 멀티플렉싱되고 맵핑된다.

추정된 심볼는 채널 인터리빙되고 DFE로 공급된다. DFE의 출력,는 채널 모델에 따라 계산되고 다음에 의한 결정 피드백 시퀀스(도6에서 블록 형태로 도시된)는

(9)

디코더의 입력으로 적용되고 디코더의 입력은 다음과 같이 된다.

만일 추정된 심볼들이 정확하다면, 즉, 어떤 i 에 대해서도라면, h₀에 의해 스케일링된(scaled) AWGN만 훼손된 신호를 가지고, 디코더 x_i의 입력은h₀s_i+n_i가 된다는 것은 명백하다. 실제로, 추정된 심볼들은 모두 정확할 수 없다. 그러나 매우 큰 터보 코딩 이득 및 DFE가 피드백 루프에서 구현된다는 사실 때문에, 반복이 계속됨에 따라 심볼 오류 확률은 점점 더 작아진다. 그래서, ISI는 터보 디코딩 절차에 따르는 반복적 방식으로 두드러지게 압축될 수 있고 결과적으로 단지 조금 더 많은 계산 노력만을 필요로 한다.

실제적으로, ISI 채널은 시간에 있어서 변할 수 있다. 좋은 성능을 확실히 하기 위해, DFE는 이러한 변화를 추적할 수 있어야 한다. 상기 DFE 업데이트를 달성하기 위해 문헌에 많은 현존하는 방법들이 존재한다. 가장 단순하지만 효율적인 것은 다음과 같이 간단히 설명될 수 있는 LMS(least mean squared) 오류 알고리즘이다. h(i)=(h₁(i),h₂(i),...,h_L(i))가 시간 I에서의 DFE 계수들을 나타내고,가 시간 i 에서의 DFE에 있는 탭 지연선(tapped delay line)의 내용들(contents)을 나타낸다고 하면, 시간 i+1에서의 DFE 계수들은 다음이 될 수 있고,

(10)

여기에서 Δ는 적응 스탭사이즈(adaptation stepsize)이고, ε은 등화 오류를 나타낸다. 상세한 설명을 위해, John G. Proakis, Digital communications, McGraw Hills, second edition을 참조하라.

도8은 본 발명의 결과 피드백 등화와 함께 터보 디코딩을 사용하여 시뮬레이션 결과들을 도시한다. 오른쪽으로부터의 제1 커브는 ISI를 갖지만 DFE를 사용하지 않는 터보 디코더 디코딩 신호들의 비트 오류율을 도시한다. 오른쪽으로부터의 제2 커브는 동일한 ISI의 존재의 경우에 DFE가 터보 코더와 결합하는 경우에 대한 비트 오류율을 도시한다. 오른쪽으로부터의 제3 커브는 채널이 ISI 없이 단지 AWGN 채널이지만 신호가 h₀팩터에 의해 스케일링되는 때에, 터보 디코더가 사용되는 경우에 대한 레퍼런스 커브이다.

볼 수 있는 바와 같이, 10^-4의 BER에서, DFE를 사용하는 본 발명은 DFE 없이 터보 디코더를 통해 대략 0.8 db 정도의 개선을 제공한다. 그리고 10^-5의 BER 레벨에서 상기 차이는 훨씬 더 커 대략 1.0 db 정도이다. 반면에, DFE를 사용하는 커브 및 레퍼런스 커브 사이의 차이는 10^-4의 BER에서 0.4 db 이고 10^-5의 BER에서 0.35 db 이다. 더욱이, 상기 등화는 터보 디코더의 반복적 루프 내에서 적용되는 부가된 복잡성의 최소를 가지고 달성된다.

도7은, 본 발명에 따라, 결정 피드백 등화를 갖는 터보 디코딩을 사용하여 인터심볼 간섭을 갖는 수신된 터보 코딩된 신호를 디코딩하는 방법 200을 나타내는 플로우 차트를 도시한다. 상기 방법의 제1 단계는 반복적 루프에 연결된 2개의 재귀 프로세서들을 갖는 터보 디코더(도5에 도시된 바와 같이)를 제공하는 것이다. 상기 터보 디코더는 정보 비트들 및 입력 신호의 코딩된 비트들을 디코딩하고 입력 신호의 정보 비트들 및 코딩된 비트들에 대한 소프트 출력 값들을 계산한다. 전형적으로, 코딩된 비트들은 천공되거나 천공되지 않을 패리티 비트들이고, 소프트 출력 값들은 LLR 값들이다. 바람직하게는, 재귀 업데이트들 및 소프트 출력들은 MAP알고리즘 또는 MAP 파생들(즉, log-MAP, max-log-MAP, constant-log-MAP 등등) 중 하나, 또는 SOVA 또는 비터비 알고리즘을 이용하여 계산된다. 어떤 초기화 후, 다음 단계 202는 터보 디코더로부터 소프트 출력 값들에 기초한 하드 결정 값들을 계산하는 것을 포함한다. 바람직하게는, 터보 디코더의 재귀 프로세서들은 코딩된 비트들 및 정보 비트들의 하드 결정 값들을 제공하도록 수정된다. 반복들이 완성되었는지 보기 위한 체크 후, 즉, 예정된 수의 반복들이 수행된 후(전형적으로 4에서 8회), 선택적이 될 수 있는 다음 단계 204는 하드 결정 값들로부터 인터심볼 간섭 등화 계수들을 업데이트 및 결정하는 것을 포함한다. 다음 단계 206은 ISI 보상 수정 신호를 제공하기 위해 등화 계수들을 멀티플렉싱되고 인터리빙된 하드 결정 값들로 적용시키는 것이다. 다음 단계 208은 상기 적용시키는 단계로부터의 수정 신호를 이용하여 입력 신호의 인터심볼 간섭을 등화시키는 단계 및 ISI를 최소화하기 위해 그것을 상기 입력과 결합시키는 단계이다. 바람직한 실시예에서, 방법 200의 단계들은 반복적 루프에서 서로 동시에 그래서 부가적인 지연을 제공함이 없이 일어난다. 이것은 본 발명의 처리 이점이다. 이것은 코딩된 비트들에 대한 LLR의 계산을 위한 정보 비트들에 대해 계산된 α, β, 및 γ를 이용함으로써 달성될 수 있다.

ISI 등화를 갖는 터보 디코더의 특정 요소들 및 기능들이 위에서 설명되는동안에, 더 적은 또는 부가적인 기능들이 본 발명의 넓은 범위 내에서 당업자에 의해 채용될 수 있다. 본 발명은 단지 첨부된 청구범위에 의해서만 제한될 뿐이다.

Claims

수신된 터보 코딩된 신호를 디코딩할 때 인터심볼 간섭 등화를 제공하는 디코더에 있어서,

반복 루프에 연결된 2개의 재귀 프로세서들을 갖는 터보 디코더로서, 상기 신호의 정보 비트들 및 코딩된 비트들을 디코딩하기 위한 상기 터보 디코더; 및

상기 터보 디코더에 연결되고 상기 터보 디코더로부터 상기 코딩된 비트들 및 정보 비트들에 대한 하드 결정 값들을 수신하도록 적응된 등화기 피드백 루프로서, 상기 피드백 루프는 인터심볼 간섭 수정 신호를 계산하기 위해 이전 프레임으로부터 유도되고 업데이트된 채널 특성들에 대한 추정들과 함께 하드 결정 값들을 입력하는 결정 피드백 등화기를 포함하고, 상기 결정 피드백 신호는 상기 인터심볼 간섭을 최소화하기 위해 상기 터보 디코더로 입력되기 전 상기 신호의 다음 입력에 수정을 가하는, 등화기 피드백 루프를 포함하는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 등화기는 상기 터보 디코더의 반복적 루프에서 구현되고, 상기 등화기에 가해지는 값들은 각각의 터보 디코딩 반복에서 계산되는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 코딩된 비트들은 패리티 비트들인, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 재귀 프로세서들은 MAP, MAP 파생물들, SOVA, 및 비터비 알고리즘의 그룹 중 하나를 포함하는 디코딩 알고리즘을 사용하는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 재귀 프로세서들은 상기 등화기에 가해지는 하드 결정 값을 유도하기 위해 상기 코딩된 비트들에 대해 계산된 LLR 값을 사용하는, 인터심볼 간섭 등화 제공 디코더.
제5 항에 있어서,

상기 정보 비트들에 대한 상기 LLR 계수들은 상기 대응하는 코딩된 비트들에 대한 LLR 계산에서 사용되는, 인터심볼 간섭 등화 제공 디코더.
수신된 터보 코딩된 신호에 대한 인터심볼 간섭 등화를 제공하는 디코더에 있어서,

반복 루프에 연결된 2개의 재귀 프로세서들을 갖는 터보 디코더로서, 상기 신호의 정보 비트들 및 코딩된 비트들을 디코딩하기 위한 상기 터보 디코더; 및

상기 터보 디코더에 연결되고 상기 터보 디코더로부터 각각의 터보 디코딩 반복에서 계산된 상기 코딩된 비트들 및 정보 비트들에 대한 하드 결정 값들을 수신하도록 적응된 반복적 등화기 피드백 루프로서, 상기 피드백 루프는 인터심볼 간섭 수정 신호를 계산하기 위해 이전 프레임으로부터 유도되고 업데이트된 채널 특성들에 대한 추정들과 함께 하드 결정 값들을 입력하는 결정 피드백 등화기를 포함하고, 상기 결정 피드백 신호는 상기 인터심볼 간섭을 최소화하기 위해 상기 터보 디코더로 입력되기 전 상기 신호의 다음 입력에 수정을 가하는, 반복적 등화기 피드백 루프를 포함하는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 코딩된 비트들은 패리티 비트들인, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 재귀 프로세서들은 MAP, MAP 파생물들, SOVA, 및 비터비 알고리즘의 그룹 중 하나를 포함하는 디코딩 알고리즘을 사용하는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 재귀 프로세서들은 상기 등화기에 가해진 하드 결정 값을 유도하기 위해 상기 코딩된 비트들에 대해 계산된 LLR 값을 사용하는, 인터심볼 간섭 등화 제공 디코더.
제10 항에 있어서,

상기 정보 비트들에 대한 상기 LLR 계수들은 상기 대응하는 코딩된 비트들에 대한 상기 LLR 계산에서 사용되는, 인터심볼 간섭 등화 제공 디코더.
제1 항에 있어서,

상기 피드백의 상기 등화기는, 상기 터보 디코더에 가해지기 전에 후속적으로 상기 입력

신호와 합해지고 디인터리빙되는 등화 신호를 제공하기 위해 상기 코딩된 비트들 및 정보 비트들의 상기 하드 결정들로부터 구성된 멀티플렉싱되고 인터리빙된 심볼들 상에서 동작하는, 인터심볼 간섭 등화 제공 디코더.
결정 피드백 등화를 이용하여 수신된 터보 코딩된 신호에 있는 인터심볼 간섭을 등화시키는 방법에 있어서,

반복적 루프에 연결된 2개의 재귀 프로세서들을 터보 디코더에 제공하는 단계로서, 상기 터보 디코더는 상기 신호의 정보 비트들 및 코딩된 비트들을 디코딩하고 상기 신호의 상기 정보 비트들 및 코딩된 비트들에 대한 소프트 출력 값들을 계산하기 위한 것인, 재귀 프로세서 제공 단계;

상기 터보 디코더로부터 상기 소프트 출력 값들에 대한 하드 결정 값들을 계산하는 단계;

상기 하드 결정 값들로부터 인터심볼 간섭 등화 계수들을 결정 및 업데이트하는 단계;

수정 신호를 제공하기 위해 상기 등화 계수들을 멀티플렉싱되고 인터리빙된 하드 결정 값들에 가하는 단계; 및

상기 가하는 단계로부터의 상기 수정 신호를 사용하여 상기 입력 신호의 상기 인터심볼 간섭을 등화시키는 단계를 포함하는, 인터심볼 간섭 등화 방법.
제13 항에 있어서,

상기 단계들은 반복적 루프에서 동시에 일어나는, 인터심볼 간섭 등화 방법.
제13 항에 있어서,

상기 제공 단계의 상기 코딩된 비트들은 패리티 비트들인, 인터심볼 간섭 등화 방법.
제13 항에 있어서,

상기 제공 단계는 MAP, MAP 파생물들, SOVA, 및 비터비 알고리즘들의 그룹의 반복적 알고리즘들 중 하나를 사용하는 디코딩 정보를 포함하는, 인터심볼 간섭 등화 방법.
제13 항에 있어서,

상기 제공 단계는 상기 코딩된 비트들에 대한 LLR 값을 계산하는 단계를 포함하는, 인터심볼 간섭 등화 방법.
제17 항에 있어서,

상기 제공 단계는 상기 정보 비트들에 대한 LLR 값을 계산하는 단계 및 상기 코딩된 비트들에 대한 LLR 값을 계산하기 위해 상기 정보 비트들에 대해 계산된 상기 LLR 계수들을 사용하는 단계를 포함하는, 인터심볼 간섭 등화 방법.