KR20030002326A

KR20030002326A - method for manufacturing of semiconductor device

Info

Publication number: KR20030002326A
Application number: KR1020010037673A
Authority: KR
Inventors: 이남재
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-28
Filing date: 2001-06-28
Publication date: 2003-01-09
Also published as: KR100386625B1

Abstract

PURPOSE: A fabrication method of semiconductor devices is provided to simplify manufacturing processes by recess etching of a polysilicon plug and to reduce contact resistance by directly contacting a lower electrode to a substrate or a plug. CONSTITUTION: An interlayer dielectric(22) is formed on a semiconductor substrate(21) having a transistor. A contact hole is formed by selectively etching the interlayer dielectric. A polysilicon plug is formed in the contact hole. A nitride layer(24) and an oxide layer(25) are sequentially formed on the resultant structure. A capacitor region is defined by forming a hard mask on the oxide layer(25). The oxide layer(25) and the nitride layer(24) are selectively etched to expose the polysilicon plug. The hard mask and the exposed polysilicon plug are simultaneously removed. After cleaning the resultant structure, an amorphous silicon layer(28) is formed on the resultant structure.

Description

Method for manufacturing of semiconductor device

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 셀 저항을 개선하는데 적당한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for improving cell resistance.

반도체 소자가 고집적화됨에 따라 패턴(pattern)이 미세화되어 캐패시터(capacitor) 형성을 위한 캡 산화막 에치시 포토레지스트의 고선택비의 한계로 인하여 폴리 실리콘막을 하드 마스크(hard mask)로 사용하고 있고, 이때 사용된 하드 마스크용 폴리 실리콘막이 후속 공정 진행(스토리지 노드 분리)시 방해가 됨에 따라서 폴리 실리콘막의 에치백을 통해 하드 마스크를 제거하고 있다.As the semiconductor device is highly integrated, a pattern is miniaturized, and a polysilicon film is used as a hard mask due to the limitation of the high selectivity of the photoresist when the cap oxide film is etched to form a capacitor. Since the polysilicon film for the hard mask which has been interrupted during the subsequent process proceeds (separation of the storage node), the hard mask is removed through the etch back of the polysilicon film.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 1a에 도시한 바와 같이, 게이트 및 소오스/드레인으로 이루어진 트랜지스터(도시되지 않음) 및 비트라인(도시되지 않음)이 형성된 반도체 기판(11)의 전면에 층간 절연막(12)을 형성하고, 상기 반도체 기판(11)의 표면이 소정 부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 1A, an interlayer insulating film 12 is formed on an entire surface of a semiconductor substrate 11 on which a transistor (not shown) and a bit line (not shown) including a gate and a source / drain are formed. The interlayer insulating layer 12 is selectively removed so that a surface of the substrate 11 is partially exposed to form a contact hole.

이어, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착한 후, 에치백 또는 CMP 공정 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 스토리지 노드용 폴리 실리콘 플러그(13)를 형성한다.Subsequently, a polysilicon film is deposited on the entire surface of the semiconductor substrate 11 including the contact hole, and then a planarization process such as an etch back or a CMP process is performed to form a polysilicon plug 13 for a storage node in the contact hole. do.

그리고 상기 폴리 실리콘 플러그(13)를 포함한 반도체 기판(11)의 전면에 에칭 스톱(etching stop)층으로 질화막(14)을 형성하고, 상기 질화막(14)상에 산화막(15)을 형성한다.A nitride film 14 is formed on the entire surface of the semiconductor substrate 11 including the polysilicon plug 13 by an etching stop layer, and an oxide film 15 is formed on the nitride film 14.

도 1b에 도시한 바와 같이, 상기 산화막(15)상에 하드 마스크용 폴리 실리콘막(16)을 형성하고, 상기 폴리 실리콘막(16)상에 제 1 포토레지스트(17)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(17)를 패터닝하여 캐패시터 형성 영역을 정의한다.As shown in FIG. 1B, the polysilicon film 16 for hard mask is formed on the oxide film 15, the first photoresist 17 is coated on the polysilicon film 16, and then exposed. And patterning the first photoresist 17 in the developing process to define the capacitor formation region.

이어, 상기 패터닝된 제 1 포토레지스트(17)를 마스크로 이용하여 상기 폴리 실리콘막(16)을 선택적으로 제거한다.Next, the polysilicon layer 16 is selectively removed using the patterned first photoresist 17 as a mask.

도 1c에 도시한 바와 같이, 상기 제 1 포토레지스트(17)를 제거하고, 상기 폴리 실리콘막(16)을 마스크로 이용하여 상기 폴리 실리콘 플러그(13) 및 그에 인접한 층간 절연막(12)의 표면이 노출되도록 상기 산화막(15) 및 질화막(14)을 선택적으로 제거한다.As shown in FIG. 1C, the surface of the polysilicon plug 13 and the interlayer insulating layer 12 adjacent thereto is removed using the first photoresist 17 and using the polysilicon layer 16 as a mask. The oxide film 15 and the nitride film 14 are selectively removed so as to be exposed.

도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 2 포토레지스트(18)를 도포한 후, 노광 및 현상 공정으로 상기 폴리 실리콘막(16)이 노출되도록 패터닝한다.As shown in FIG. 1D, the second photoresist 18 is coated on the entire surface of the semiconductor substrate 11, and then patterned to expose the polysilicon film 16 by an exposure and development process.

도 1e에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 상기 폴리 실리콘막(16)을 에치백 공정으로 제거하고, 마스크로 사용된 제 2 포토레지스트(18)를 제거한다.As shown in FIG. 1E, the polysilicon layer 16 is removed by an etch back process using the patterned second photoresist 18 as a mask, and the second photoresist 18 used as a mask is removed. Remove

이때 상기 제 2 포토레지스트(18)를 제거할 때 계면에 폴리머(polymer)가 잔존하여 이후 셀 저항이 증가하는 요인이 된다.At this time, when the second photoresist 18 is removed, a polymer remains at an interface, thereby increasing a cell resistance.

이어, 상기 반도체 기판(11)에 세정 공정을 실시하고, 상기 반도체 기판(11)의 전면에 캐패시터 하부 전극용 비정질 실리콘막(19)을 증착한다.Subsequently, a cleaning process is performed on the semiconductor substrate 11, and an amorphous silicon film 19 for capacitor lower electrodes is deposited on the entire surface of the semiconductor substrate 11.

이후 공정은 도면에 도시하지 않았지만 상기 비정질 실리콘막(19)을 선택적으로 제거하여 하부 전극을 형성하고, 상기 하부 전극을 포함한 전면에 유전체막 및 상부전극을 차례로 형성함으로서 캐패시터를 형성한다.Subsequently, although not shown in the drawing, the amorphous silicon film 19 is selectively removed to form a lower electrode, and a capacitor is formed by sequentially forming a dielectric film and an upper electrode on the entire surface including the lower electrode.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, in the conventional method of manufacturing a semiconductor device as described above has the following problems.

즉, NP(Storage Node Plug)용 폴리 실리콘막이 식각이 되지 않게 하기 위하여 포토레지스트 등을 블록킹막으로 사용해서 식각을 함으로서 불필요한 공정이 추가되고 블록킹 막을 완벽하게 제거하지 않을 경우 콘택 저항이 증가한다.That is, in order to prevent the NP (polysilicon film) for the storage node plug (etch) from being etched using a photoresist or the like as a blocking film, an unnecessary process is added and the contact resistance increases when the blocking film is not completely removed.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정 단순화 및 콘택 저항을 낮추도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a semiconductor device to simplify the process and lower the contact resistance to solve the conventional problems as described above.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도1A through 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 층간 절연막21 semiconductor substrate 22 interlayer insulating film

23 : 폴리 실리콘 플러그 24 : 질화막23: polysilicon plug 24: nitride film

25 : 산화막 26 : 폴리 실리콘막25: oxide film 26: polysilicon film

27 : 포토레지스트 28 : 비정질 실리콘막27 photoresist 28 amorphous silicon film

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 게이트 및 소오스/드레인 영역으로 이루어진 트랜지스터 및 비트 라인이 형성된 반도체 기판의 전면에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀의 내부에 폴리 실리콘 플러그를 형성하는 단계와, 상기 폴리 실리콘 플러그를 포함한 반도체 기판의 전면에 질화막 및 산화막을 차례로 형성하는 단계와, 상기 산화막상에 하드 마스크층을 형성하여 캐패시터 영역을 정의하는 단계와, 상기 하드 마스크층을 마스크로 이용하여 상기 폴리 실리콘 플러그 및 그에 인접한 층간 절연막의 표면이 노출되도록 상기 산화막 및 질화막을 선택적으로 제거하는 단계와, 상기 하드 마스크층 및 폴리 실리콘 플러그를 동시에 제거하는단계와, 상기 반도체 기판에 세정 공정을 실시하는 단계와, 상기 반도체 기판의 전면에 비정질 실리콘막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming an interlayer insulating film on the front surface of the semiconductor substrate formed with a transistor and a bit line consisting of a gate and a source / drain region, the surface of the semiconductor substrate Selectively removing the interlayer insulating film to expose the predetermined portion to form a contact hole, forming a polysilicon plug inside the contact hole, and forming a nitride film and an oxide film on the entire surface of the semiconductor substrate including the polysilicon plug. Forming a hard mask layer on the oxide film in order to define a capacitor region; and using the hard mask layer as a mask to expose a surface of the polysilicon plug and an interlayer insulating film adjacent thereto. Selectively removing the nitride film Further characterized in that the formation, including the steps of forming and the step of performing a cleaning process on the semiconductor substrate, an amorphous silicon film on the entire surface of the semiconductor substrate to remove the hard mask layer, and a polysilicon plug at the same time.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a에 도시한 바와 같이, 게이트 및 소오스/드레인으로 이루어진 트랜지스터(도시되지 않음) 및 비트라인(도시되지 않음)이 형성된 반도체 기판(21)의 전면에 층간 절연막(22)을 형성하고, 상기 반도체 기판(21)의 표면이 소정 부분 노출되도록 상기 층간 절연막(21)을 선택적으로 제거하여 콘택홀을 형성한다.As shown in FIG. 2A, an interlayer insulating film 22 is formed on the entire surface of the semiconductor substrate 21 on which a transistor (not shown) and a bit line (not shown), which are formed of a gate and a source / drain, are formed. The interlayer insulating layer 21 is selectively removed so that the surface of the substrate 21 is partially exposed to form a contact hole.

이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 폴리 실리콘막을 증착한 후, 에치백 또는 CMP 공정 등의 평탄화 공정을 실시하여 상기 콘택홀의 내부에 스토리지 노드용 폴리 실리콘 플러그(23)를 형성한다.Subsequently, a polysilicon film is deposited on the entire surface of the semiconductor substrate 21 including the contact hole, and then a planarization process such as an etch back or a CMP process is performed to form a polysilicon plug 23 for a storage node in the contact hole. do.

그리고 상기 폴리 실리콘 플러그(23)를 포함한 반도체 기판(21)의 전면에 에칭 스톱(etching stop)층으로 질화막(24)을 형성하고, 상기 질화막(24)상에 산화막(25)을 형성한다.The nitride film 24 is formed as an etching stop layer on the entire surface of the semiconductor substrate 21 including the polysilicon plug 23, and an oxide film 25 is formed on the nitride film 24.

도 2b에 도시한 바와 같이, 상기 산화막(25)상에 하드 마스크용 폴리 실리콘막(26)을 형성하고, 상기 폴리 실리콘막(26)상에 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 포토레지스트(27)를 패터닝하여 캐패시터 형성 영역을 정의한다.As shown in FIG. 2B, the polysilicon film 26 for hard mask is formed on the oxide film 25, the photoresist 27 is coated on the polysilicon film 26, and then exposed and developed. In the process, the photoresist 27 is patterned to define a capacitor formation region.

이어, 상기 패터닝된 포토레지스트(27)를 마스크로 이용하여 상기 폴리 실리콘막(26)을 선택적으로 제거한다.Subsequently, the polysilicon layer 26 is selectively removed using the patterned photoresist 27 as a mask.

도 2c에 도시한 바와 같이, 상기 포토레지스트(27)를 제거하고, 상기 폴리 실리콘막(26)을 마스크로 이용하여 상기 폴리 실리콘 플러그(23) 및 그에 인접한 층간 절연막(22)의 표면이 노출되도록 상기 산화막(25) 및 질화막(24)을 선택적으로 제거한다.As shown in FIG. 2C, the photoresist 27 is removed and the surface of the polysilicon plug 23 and the interlayer insulating layer 22 adjacent thereto are exposed using the polysilicon film 26 as a mask. The oxide film 25 and the nitride film 24 are selectively removed.

도 2d에 도시한 바와 같이, 상기 폴리 실리콘막(26) 및 폴리 실리콘 플러그(23)를 동시에 제거한다.As shown in Fig. 2D, the polysilicon film 26 and the polysilicon plug 23 are simultaneously removed.

도 2e에 도시한 바와 같이, 상기 반도체 기판(21)에 세정 공정을 실시하고, 상기 반도체 기판(21)의 전면에 캐패시터 하부 전극용 비정질 실리콘막(28)을 증착한다.As shown in FIG. 2E, a cleaning process is performed on the semiconductor substrate 21, and an amorphous silicon film 28 for capacitor lower electrodes is deposited on the entire surface of the semiconductor substrate 21.

여기서 상기 세정 공정시 비트 라인의 양측면에 형성되어 있는 절연막 측벽(도시되지 않음)의 손실을 방지하기 위하여 SiON막으로 이루어진 절연막을 사용하여 절연막 측벽을 형성한다.In this case, in order to prevent loss of an insulating film sidewall (not shown) formed on both sides of the bit line during the cleaning process, an insulating film sidewall is formed using an insulating film made of a SiON film.

이후 공정은 도면에 도시하지 않았지만 상기 비정질 실리콘막(28)을 선택적으로 제거하여 하부 전극을 형성하고, 상기 하부 전극을 포함한 전면에 유전체막 및 상부전극을 차례로 형성함으로서 캐패시터를 형성한다.Subsequently, although not shown in the drawing, the amorphous silicon film 28 is selectively removed to form a lower electrode, and a capacitor is formed by sequentially forming a dielectric film and an upper electrode on the entire surface including the lower electrode.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.

첫째, 하드 마스크용 폴리 실리콘막을 제거할 때 스토리지 노드용 폴리 실리콘 플러그를 리세스 식각(recess etch)함으로서 공정을 단순화시킬 수 있다.First, when the polysilicon layer for hard mask is removed, the process may be simplified by recess etching the polysilicon plug for the storage node.

둘째, 캐패시터 하부 전극과 기판(또는 플러그)을 직접 콘택함으로서 스토리지 노드용 폴리 실리콘 플러그와 스토리지 노드간의 접촉 저항을 줄이어 전체적인 셀 저항을 줄일 수 있다.Second, by directly contacting the capacitor lower electrode and the substrate (or plug), the contact resistance between the polysilicon plug for the storage node and the storage node can be reduced, thereby reducing the overall cell resistance.

Claims

Forming an interlayer insulating film on an entire surface of the semiconductor substrate on which the transistor and the bit line formed of the gate and the source / drain regions are formed;

Selectively removing the interlayer insulating layer so that a surface of the semiconductor substrate is exposed to form a contact hole;

Forming a polysilicon plug in the contact hole;

Sequentially forming a nitride film and an oxide film on the entire surface of the semiconductor substrate including the polysilicon plug;

Forming a hard mask layer on the oxide film to define a capacitor region;

Selectively removing the oxide film and the nitride film by using the hard mask layer as a mask to expose the surface of the polysilicon plug and an interlayer insulating film adjacent thereto;

Simultaneously removing the hard mask layer and the polysilicon plug;

Performing a cleaning process on the semiconductor substrate;

And forming an amorphous silicon film on the entire surface of the semiconductor substrate.

The method of claim 1, wherein the hard mask layer is formed of a polysilicon film.