KR20030002278A - 반도체소자의 중첩도 측정마크 - Google Patents

반도체소자의 중첩도 측정마크 Download PDF

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Abstract

본 발명은 반도체소자의 중첩도 측정마크에 관한 것으로서, 특히 전공정에서 형성되는 어미자와 후공정에서 형성되는 아들자로 구성되는 비주얼 버니어 패턴에서 아들자를 콘택홀 패턴으로 형성하였으므로, 어미자와 중첩되는 부분이 클수록 콘택홀이 정확하게 형성되어, 육안으로 그 위치로서 중첩도를 알 수 있어 어미자 손상으로 인한 중첩도 측정이 어려워지는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 중첩도 측정마크{Overlay accuracy measurement mark of semiconductor device}
본 발명은 비주얼 버니어인 반도체소자의 중첩도 측정마크에 관한 것으로서, 특히 콘택홀 패턴의 초점심도(depth of focus) 마진이 라인/스페이스 패턴에 비해 작은 성질을 이용하여 화학-기계적 연마(chemical-mechanical polishing; 이하 CMP라 칭함) 등의 공정을 거치게되는 어미자는 라인/스페이스 패턴으로 형성하고, 그 상부에 형성되는 아들자를 콘택홀 패턴으로 형성하여 어미자가 불완전하게 형성되어도 안정적으로 비주얼 버니어의 해독이 가능하도록 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩도 측정마크에 관한 것이다.
일반적으로 고집적 반도체소자는 다수개의 적층막들과 노광마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광마스크들 간의 정렬이나 스탭퍼와 웨이퍼간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.
상기 마크들은 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되는 정렬 키(alignment key) 혹은 정렬마크와, 패턴간의 중첩 정밀도인 오버레이(overlay)를 측정하기 위한 중첩도(overlay accuracy) 측정마크가 있다.
반도체소자의 제조 공정에 사용되는 스탭 앤 리피트(step and repeat) 방식의 노광장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 스탭퍼 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자에 불량이 발생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(design rule)에 따르며, 통상 디자인 룰의 20∼30% 이내이다.
또한 반도체기판 상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩도 측정마크 또는 오버레이 측정마크도 정렬 마크와 동일한 방법으로 사용된다.
종래 정렬마크 및 오버레이 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한오정렬 정도의 측정 방법으로는 버어니어(verier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 박스 인 바(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다. 이와 같이 미세한 패턴에서는 검사장비를 사용하여 자동적으로 정확하게 검사를 실시하나, 보다 공정 여유가 있는 공정에서는 마이크로 스코프를 사용하여 육안으로 어미자와 아들자 버니어를 측정하여 중첩도를 측정하게 된다.
도 1은 종래 기술에 따른 중첩도 측정마크의 레이아웃도로서, 하부층 패턴으로 형성되는 어미자(10)가 라인/스페이스 패턴으로 형성되어있으며, 후속 공정에서의 감광막 패턴으로된 아들자(12)도 라인/스페이스 패턴으로 형성되며, 각 패턴들은 선폭은 동일하나 피치가 약간 다르게 형성되어있어 일치되는 부분에서의 위치로 중첩도를 알게된다.
근래에는 금속배선 공정에서 W층을 자주 사용되며, 이러한 W층은 CMP 방법으로 패턴닝되는데, 이러한 CMP 공정이나 기타 식각 공정 등에서 전공정에서 형성한 어미자가 손상되어 도 2에서와 같이, 어미자(10)의 영상이 희미해지면, 아들자(12)와의 경계를 명확하게 확인하기 어려워 육안으로의 정확한 중첩도의 측정이 어려워진다.
상기와 같은 종래 기술에 따른 반도체소자의 중첩도 측정마크는 CMP나 식각 공정 등에 의해 어미자가 희미해지면, 그 상부에 형성되는 아들자와 어미자와의 경계 파악이 어려워 중첩도 측정의 정밀도가 떨어져 공정수율 및 소자동작의 신뢰성을 저해시키는 문제점이 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 콘택홀 패턴이 공정마진이 적고, 단차 등에 민감한 특성을 이용하여 비주얼 버니어의 아들자를 콘택홀 패턴으로 형성하여 어미자가 손상되더라도 중첩도 측정의 정밀도를 유지할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩도 측정마크를 제공함에 있다.
도 1은 종래 기술에 따른 버니어 중첩도 측정마크의 레이아웃도.
도 2는 도1에서 어미자가 손상된 상태의 중첩도 측정마크의 레이아웃도.
도 3은 본 발명에 따른 중첩도 측정마크의 레이아웃도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 어미자 12,20 : 아들자
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 중첩도 측정마크의 특징은,
전공정에서 형성되는 어미자와 후공정에서 형성되는 아들자로 구성되는 비주얼 버니어 패턴인 반도체소자의 중첩도 측정마크에 있어서,
상기 어미자는 바 패턴으로 형성되고, 상기 아들자는 콘택홀 패턴으로 형성되되, 상기 어미자의 폭 보다 작은 크기로 형성되어 최대 중첩도를 갖는 패턴에서 좌표를 측정할 수 있는 아들자를 구비하는 것을 특징으로 한다.
또한 상기 아들자가 원기둥 패턴인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 중첩도 측정마크에 대하여 상세히 설명을 하기로 한다.
도 3은 본 발명에 따른 반도체소자의 중첩도 측정마크의 레이아웃도로서, 어미자가 손상된 경우의 예이며, 전공정에서 단차로 형성된 사각 바 형상의 어미자(10)가 CMP나 식각 공정 등에 의해 손상되어있고, 그 상부에 형성되는 감광막 패턴으로된 콘택홀 형상의 아들자(20)가 형성되어있다.
여기서 패턴으로 형성된 아들자(20)가 어미자(10)의 단차 등에 의해 중첩도가 떨어지는 부분에서는 어미자(10)와 중첩되는 부분이 감소되어 중첩되가 양호한 부분에서는 형성하고자하는 패턴이 어미자(10)와 다른 패턴 보다 많이 중첩되며, 그 부분에서 멀지질수록 중첩도가 떨어지는 것을 용이하게 알 수 있다.
상기 아들자(20)의 직경은 어미자(10) 폭의 80∼90% 정도로 한다.
이는 노광마스크에서의 콘택홀의 크기를 동일한 크기로서, 공정능력에 적합하게 최적화 하여 형성하나, 공정능력이 해당 공정에서의 마스크의 노광에너지에서 결정되는 콘택홀 해상한계(resolution limit)와 관계되는데, 해상한계는 초점심도 마진이 아주 적어 단차나 오정렬 등의 영향을 받으면 패턴이 서로 중첩되지 않는 부분이 형성되면 이러한 특성은 바 패턴 보다 콘택홀 패턴이 민감하므로, 중첩도가 떨어지는 부분에서는 콘택홀이 정상적으로 어미자와 중첩되어 형성되지 않아, 이 부분을 모니터링 하면 중첩도를 알 수 있다. 마찬가지로 콘택홀의 네가티브인 원기둥 패턴도 동일한 특성을 지녀 초점심도 마진이 적으면 패턴이 무너지거나 쓰려져 제거되므로 본 발명의 아들자로 이용 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 중첩도 측정마크는 전공정에서 형성되는 어미자와 후공정에서 형성되는 아들자로 구성되는 비주얼 버니어 패턴에서 아들자를 콘택홀 패턴으로 형성하였으므로, 어미자와 중첩되는 부분이 클수록 콘택홀이 정확하게 형성되어, 육안으로 그 위치로서 중첩도를 알 수있어 어미자 손상으로 인한 중첩도 측정이 어려워지는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (2)

  1. 전공정에서 형성되는 어미자와 후공정에서 형성되는 아들자로 구성되는 비주얼 버니어 패턴인 반도체소자의 중첩도 측정마크에 있어서,
    상기 어미자는 바 패턴으로 형성되고, 상기 아들자는 콘택홀 패턴으로 형성되되, 상기 어미자의 폭 보다 작은 크기로 형성되어 최대 중첩도를 갖는 패턴에서 좌표를 측정할 수 있는 아들자를 구비하는 것을 특징으로 하는 반도체소자의 중첩도 측정마크.
  2. 제 1 항에 있어서,
    상기 아들자가 콘택홀 패턴이 아닌 원기둥 패턴인 것을 특으로 하는 반도체소자의 중첩도 측정마크.
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