KR20030002269A - Method for forming plug in semiconductor device - Google Patents

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Abstract

PURPOSE: A plug formation method of a semiconductor device is provided to exactly measure voids in an LTS(Line Type Self aligned contact) processing by using a probe pad pattern for measuring bridge between interlayer dielectrics. CONSTITUTION: A plurality of bit lines(33) having a hard mask are formed on a lower structure isolated to the first insulating layer. An interlayer dielectric(35) is formed on the resultant structure. A line-type contact hole is formed by selectively etching the interlayer dielectric(35) using the LTS processing and a probe pad formation region is defined at end portions of the interlayer dielectric. After forming a spacer at both sidewalls of the bit lines(33), a conductive layer is formed on the resultant structure. By etch-back the conductive layer using the interlayer dielectric(35) as an etch stopper, a line-type plug(39) and a probe pad pattern(39) are formed.

Description

반도체 소자의 플러그 형성 방법{Method for forming plug in semiconductor device}Method for forming plug in semiconductor device

본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 층간 절연막의 한 쪽 끝에 층간 절연막 간의 브릿지(Bridge)를 측정할 수 있는 단자가 패터닝(Patterning)된 테스트(Test) 패턴을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a plug of a semiconductor device, and in particular, to form a test pattern in which terminals for patterning bridges between interlayer insulating films are measured at one end of the interlayer insulating film. A method of forming a plug of a semiconductor device for improving the yield and reliability of the device.

도 1a 내지 도 2f는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도이다.1A to 2F are perspective views illustrating a method of forming a plug of a semiconductor device according to the related art.

그리고, 도 2는 종래의 플러그간에 발생된 브릿지를 나타낸 사진도이고, 도 3은 종래의 층간 절연막에 발생된 보이드를 나타낸 사진도이다.2 is a photograph showing a bridge generated between conventional plugs, and FIG. 3 is a photograph showing voids generated in a conventional interlayer insulating film.

종래 기술에 따른 반도체 소자의 플러그 형성 방법은 도 1a에서와 같이, 절연막(12)을 갖는 하부 구조물(11)상에 텅스텐(W)층, 하드 마스크(Hard mask)층(14) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the plug forming method of the semiconductor device according to the related art, a tungsten (W) layer, a hard mask layer 14, and a first photoresist layer are disposed on a lower structure 11 having an insulating layer 12, as shown in FIG. 1A. (Not shown) are formed sequentially.

그리고, 제 1 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 하드 마스크층(14)과 텅스텐층을 선택 식각하고, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to remain only at the portion where the bit line is to be formed, the hard mask layer 14 and the tungsten layer are selectively etched using the selectively exposed and developed first photoresist film as a mask. The first photosensitive film is removed.

여기서, 상기 텅스텐층의 선택 식각 공정으로 다수개의 비트 라인(13)들을형성한다.Here, a plurality of bit lines 13 are formed by a selective etching process of the tungsten layer.

도 1b에서와 같이, 상기 비트 라인(13)들을 포함한 전면에 층간 산화막(15)을 형성한다.As shown in FIG. 1B, an interlayer oxide film 15 is formed on the entire surface including the bit lines 13.

여기서, 상기 층간 산화막(15) 형성 공정 시 도 2 및 도 3에서와 같이, 후속 공정에서 형성될 플러그간의 브릿지(A)를 유발시키는 보이드(B)가 발생된다.Here, in the process of forming the interlayer oxide film 15, as shown in FIGS. 2 and 3, a void B is generated which causes a bridge A between plugs to be formed in a subsequent process.

도 1c에서와 같이, 상기 층간 산화막(15)상에 제 2 감광막(16)을 도포한 다음, 상기 제 2 감광막(16)을 스토리지 노드 콘택(Storage node contact)이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 1C, after the second photoresist layer 16 is applied onto the interlayer oxide layer 15, the second photoresist layer 16 is selectively removed to be removed only at a portion where a storage node contact is to be formed. Exposure and development.

여기서, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)은 라인 타입(Line type) 자기 정렬 콘택 마스크(Mask) 역할을 한다.Here, the selectively exposed and developed second photoresist layer 16 serves as a line type self-aligned contact mask.

도 1d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(16)을 마스크로 상기 층간 산화막(15)과 절연막(12)을 선택 식각하여 다수개의 라인 형태의 콘택홀들을 형성한 후, 상기 제 2 감광막(16)을 제거한다.As shown in FIG. 1D, the interlayer oxide layer 15 and the insulating layer 12 are selectively etched using the selectively exposed and developed second photoresist layer 16 to form a plurality of line-type contact holes, and then The second photosensitive film 16 is removed.

도 1e에서와 같이, 상기 콘택홀들을 포함한 전면에 산화막을 형성하고, 에치백(Etch-back) 공정을 진행하여 상기 하드 마스크층(14)을 포함한 비트 라인(13) 양측의 하부 구조물(11)상에 산화막 스페이서(17)를 형성한다.As shown in FIG. 1E, an oxide film is formed on the entire surface including the contact holes, and an etch-back process is performed to form the lower structures 11 on both sides of the bit line 13 including the hard mask layer 14. An oxide film spacer 17 is formed on the substrate.

도 1f에서와 같이, 상기 산화막 스페이서(17)를 포함한 전면에 금속층을 형성하고, 상기 하드 마스크층(14)을 식각 방지막으로 하는 화학 기계 연마 방법에 의해 상기 층간 산화막(15)과 금속층을 평탄화하여 플러그층(18)을 형성한다.As shown in FIG. 1F, a metal layer is formed on the entire surface including the oxide spacer 17, and the interlayer oxide layer 15 and the metal layer are planarized by a chemical mechanical polishing method using the hard mask layer 14 as an etch stop layer. The plug layer 18 is formed.

그러나 종래의 반도체 소자의 플러그 형성 방법은 LTS 공정을 사용하여 스토리지 노드 콘택을 형성하는 공정에 있어서, 비트 라인을 포함한 전면에 층간 절연막의 형성 공정 시 보이드가 발생되지만, 상기 보이드가 표면으로 드러나지 않아 상기 보이드의 발생여부를 검출하기가 어려우므로 보이드의 발생 정도를 정량화 할 수 없어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.However, in the conventional method of forming a plug of a semiconductor device, in the process of forming a storage node contact using an LTS process, voids are generated during a process of forming an interlayer insulating film on the entire surface including a bit line, but the voids are not exposed to the surface. Since it is difficult to detect whether or not voids are generated, there is a problem in that the yield and reliability of the device are deteriorated because the generation of voids cannot be quantified.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 LTS 공정을 사용하여 스토리지 노드 콘택을 형성하는 공정에 있어서, 층간 절연막의 한 쪽 끝에 층간 절연막 간의 브릿지를 측정할 수 있는 단자가 패터닝된 테스트 패턴을 형성하고 비트 라인 마스크의 화학적 기계 연마 타겟(Target) 조절만을 통해 상기 비트 라인 사이에 존재하는 스토리지 노드 콘택 간은 분리시키지 않고 서로 이웃하는 테스트 패턴간은 분리시키므로, LTS 공정에서 표면으로 드러나지 않은 보이드의 존재 여부를 측정하고, 보이드의 발생 정도를 정량화 하는 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and in the process of forming a storage node contact using an LTS process, a test pattern in which a terminal for measuring a bridge between interlayer insulating films is measured at one end of the interlayer insulating film. It forms and separates the test pattern adjacent to each other without separating the storage node contacts existing between the bit lines only by adjusting the chemical mechanical polishing target of the bit line mask, thereby eliminating voids that are not exposed to the surface in the LTS process. It is an object of the present invention to provide a method for forming a plug of a semiconductor device for measuring the presence and quantifying the generation of voids.

도 1a 내지 도 2f는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도.1A to 2F are process perspective views showing a plug forming method of a semiconductor device according to the prior art.

도 2는 종래의 플러그간에 발생된 브릿지를 나타낸 사진도.2 is a photograph showing a bridge generated between conventional plugs.

도 3은 종래의 층간 절연막에 발생된 보이드를 나타낸 사진도.3 is a photograph showing voids generated in a conventional interlayer insulating film.

도 4a 내지 도 4g는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도4A to 4G are process perspective views illustrating a plug forming method of a semiconductor device according to an embodiment of the present invention.

도 5는 본 발명의 프로브 패드 패턴을 나타낸 평면도5 is a plan view showing a probe pad pattern of the present invention

도 6은 도 5의 Ⅰ-Ⅰ선상의 단면도.FIG. 6 is a cross-sectional view taken along line II of FIG. 5. FIG.

도 7은 도 5의 Ⅱ-Ⅱ선상의 단면도.7 is a cross-sectional view taken along the line II-II of FIG. 5.

도 8a는 본 발명의 플러그 제 1 연마 공정 후 도 5의 Ⅱ-Ⅱ선상의 단면도.8A is a cross-sectional view taken along line II-II of FIG. 5 after a plug first polishing step of the present invention.

도 8b는 본 발명의 플러그 제 1 연마 공정 후 도 5의 Ⅲ-Ⅲ선상의 단면도.8B is a cross-sectional view taken along line III-III of FIG. 5 after the plug first polishing process of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11, 31: 하부 구조물 12, 32: 절연막11, 31: lower structure 12, 32: insulating film

13, 33: 비트 라인14, 34: 하드 마스크층13, 33: bit lines 14, 34: hard mask layer

15, 35: 층간 산화막16, 36: 제 2 감광막15, 35: interlayer oxide film 16, 36: second photosensitive film

17, 37: 산화막 스페이서18, 38: 플러그층17, 37: oxide film spacer 18, 38: plug layer

39: 프로브 패드 패턴39: probe pad pattern

본 발명의 반도체 소자의 플러그 형성 방법은 제 1 절연막으로 절연된 하부 구조물상에 하드 마스크층이 구비되는 다수개의 비트 라인들을 형성하는 단계, 상기 비트 라인들을 포함한 전면에 층간 절연막을 형성하는 단계, 상기 층간 절연막과 제 1 절연막을 자기 정렬 콘택 방법으로 선택 식각하여 콘택홀을 형성하되, 상기 콘택홀은 라인 형태이며 그 말단에 보이드 발생 여부를 검사하기 위한 프로브 패드 패턴을 정의하는 단계, 상기 하드 마스크층을 포함한 비트 라인 양측의 하부구조물상에 제 2 절연막 스페이서를 형성하는 단계, 상기 제 2 절연막 스페이서를 포함한 전면에 도전층을 형성하는 단계, 상기 층간 절연막을 식각 종말점으로 상기 도전층을 전면 식각하여 라인 형태의 플러그와 프로브 패드 패턴을 형성하여 보이드 발생 여부를 검사하는 단계, 상기 하드 마스크층을 식각 종말점으로 상기 층간 절연막과 베리어층을 전면 식각하여 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.A method of forming a plug of a semiconductor device according to the present invention may include forming a plurality of bit lines having a hard mask layer on a lower structure insulated with a first insulating film, forming an interlayer insulating film on the entire surface including the bit lines. Forming a contact hole by selectively etching the interlayer insulating film and the first insulating film by a self-aligned contact method, wherein the contact holes are in the form of lines and defining a probe pad pattern for inspecting whether voids are formed at the ends of the insulating film; Forming a second insulating film spacer on the lower structures on both sides of the bit line, including forming a conductive layer on the entire surface including the second insulating film spacer, and etching the conductive layer on the entire surface by etching the interlayer insulating film as an end point. Form a plug and probe pad pattern to check for voids Steps, including the step of forming a plug to the front layer etching the interlayer insulation film and the barrier layer to the hard mask layer as an etching end point is characterized by true.

상기와 같은 본 발명에 따른 반도체 소자의 플러그 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of the plug forming method of the semiconductor device according to the present invention as described above will be described in detail with reference to the accompanying drawings.

도 4a 내지 도 4g는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 나타낸 공정 사시도이다.4A to 4G are process perspective views illustrating a method of forming a plug of a semiconductor device according to an embodiment of the present invention.

그리고, 도 5는 본 발명의 프로브 패드 패턴을 나타낸 평면도이고, 도 6은 도 5의 Ⅰ-Ⅰ선상의 단면도이며 도 7은 도 5의 Ⅱ-Ⅱ선상의 단면도이다.5 is a plan view showing a probe pad pattern of the present invention, FIG. 6 is a cross-sectional view taken along the line II of FIG. 5, and FIG. 7 is a cross-sectional view taken along the line II-II of FIG. 5.

이어, 도 8a는 본 발명의 플러그 제 1 연마 공정 후 도 5의 Ⅱ-Ⅱ선상의 단면도이고, 도 8b는 본 발명의 플러그 제 1 연마 공정 후 도 5의 Ⅲ-Ⅲ선상의 단면도이다.8A is a cross sectional view taken along the line II-II of FIG. 5 after the plug first polishing process of the present invention, and FIG. 8B is a cross sectional view taken along the line III-III of FIG. 5 after the plug first polishing process of the present invention.

본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법은 도 4a에서와 같이, 절연막(32)을 갖는 하부 구조물(31)상에 텅스텐층, 하드 마스크층(34) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.In the method of forming a plug of a semiconductor device according to an embodiment of the present invention, as shown in FIG. 4A, a tungsten layer, a hard mask layer 34, and a first photoresist film (not shown) are formed on a lower structure 31 having an insulating layer 32. ) Are formed sequentially.

그리고, 제 1 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기하드 마스크층(34)과 텅스텐층을 선택 식각하고, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to remain only at the portion where the bit line is to be formed, the hard mask layer 34 and the tungsten layer are selectively etched using the selectively exposed and developed first photoresist film as a mask. The first photosensitive film is removed.

여기서, 상기 텅스텐층의 선택 식각 공정으로 다수개의 비트 라인(33)들을 형성한다.Here, a plurality of bit lines 33 are formed by a selective etching process of the tungsten layer.

도 4b에서와 같이, 상기 비트 라인(33)들을 포함한 전면에 500 ∼ 1000Å 두께의 층간 산화막(35)을 형성한다.As shown in FIG. 4B, an interlayer oxide film 35 having a thickness of 500 to 1000 에 is formed on the entire surface including the bit lines 33.

여기서, 상기 층간 산화막(35) 형성 공정 시 후속 공정에서 형성될 플러그간의 브릿지를 유발시키는 보이드가 발생된다.Here, in the process of forming the interlayer oxide film 35, a void is generated which causes a bridge between plugs to be formed in a subsequent process.

도 4c에서와 같이, 상기 층간 산화막(35)상에 제 2 감광막(36)을 도포한 다음, 상기 제 2 감광막(36)을 스토리지 노드 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.As shown in FIG. 4C, the second photoresist layer 36 is coated on the interlayer oxide layer 35, and then the second photoresist layer 36 is selectively exposed and developed to be removed only at a portion where a storage node contact is to be formed.

여기서, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)은 라인 타입 자기 정렬 콘택 마스크 역할을 하며, 그 말단에 보이드 발생 여부를 검사하기 위한 프로브 패드 패턴(Probe pad pattern)을 정의한다.Here, the selectively exposed and developed second photoresist layer 36 serves as a line type self-aligned contact mask, and defines a probe pad pattern for inspecting whether voids are formed at the end thereof.

도 4d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 층간 산화막(35)과 절연막(32)을 선택 식각하여 라인 형태이며 그 말단에 프로브 패드 패턴이 정의된 콘택홀을 형성한 후, 상기 제 2 감광막(36)을 제거한다.As shown in FIG. 4D, the interlayer oxide layer 35 and the insulating layer 32 are selectively etched using the selectively exposed and developed second photoresist layer 36 as a mask to form a line, and a probe pad pattern is defined at the end thereof. After the hole is formed, the second photosensitive film 36 is removed.

도 4e에서와 같이, 상기 콘택홀들을 포함한 전면에 산화막을 형성하고, 에치백 공정을 진행하여 상기 하드 마스크층(34)을 포함한 비트 라인(33) 양측의 하부 구조물(31)상에 산화막 스페이서(37)를 형성한다.As shown in FIG. 4E, an oxide film is formed on the entire surface including the contact holes and an etch back process is performed to form an oxide spacer on the lower structure 31 on both sides of the bit line 33 including the hard mask layer 34. 37).

도 4f에서와 같이, 상기 산화막 스페이서(37)를 포함한 전면에 금속층을 형성하고, 상기 층간 산화막(35)을 식각 종말점으로 상기 금속층을 화학 기계 연마 방법에 의해 평탄화하여 도 5, 도 6 및 도 7에서와 같이, 라인 형태이며 그 말단에 프로브 패드 패턴(39)이 구비된 플러그층(38)을 형성한다.As shown in FIG. 4F, a metal layer is formed on the entire surface including the oxide spacer 37, and the metal layer is planarized by a chemical mechanical polishing method using the interlayer oxide layer 35 as an etching end point. FIGS. 5, 6, and 7. As in, form a plug layer 38 having a line shape and the probe pad pattern 39 at the end thereof.

여기서, 도 8a와 도 8b에서와 같이, 상기 층간 산화막(35)을 식각 종말점으로 상기 금속층을 화학 기계 연마 방법에 의해 평탄화하여 상기 플러그층(38)간은 서로 연결되지만 상기 프로브 패드 패턴(39)간은 서로 격리된 상태에서 보이드 발생 여부를 검사하여 보이드의 발생 정도를 정량화 한다.8A and 8B, the metal layer is planarized by the chemical mechanical polishing method using the interlayer oxide layer 35 as an etching end point, and the plug layer 38 is connected to each other, but the probe pad pattern 39 is connected to each other. The liver quantifies the incidence of voids by checking for voids in isolation.

도 4g에서와 같이, 상기 하드 마스크층(34)을 식각 종말점으로 상기 층간 산화막(35)과 플러그층(38)을 화학 기계 연마 방법에 의해 평탄화 한다.As shown in FIG. 4G, the interlayer oxide layer 35 and the plug layer 38 are planarized by a chemical mechanical polishing method using the hard mask layer 34 as an etching end point.

본 발명의 반도체 소자의 플러그 형성 방법은 LTS 공정을 사용하여 스토리지 노드 콘택을 형성하는 공정에 있어서, 비트 라인을 포함한 전면에 층간 절연막의 마스크를 사용하여 상기 층간 절연막의 한 쪽 끝에 층간 절연막 간의 브릿지(Bridge)를 측정할 수 있는 단자가 패터닝된 테스트 패턴을 형성하고 비트 라인 마스크의 화학적 기계 연마 타겟 조절만을 통해 상기 비트 라인 사이에 존재하는 스토리지 노드 콘택 간은 분리시키지 않고 서로 이웃하는 테스트 패턴간은 분리시키므로, LTS 공정에서 표면으로 드러나지 않은 보이드의 존재 여부를 측정하고, 보이드의 발생 정도를 정량화 하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method for forming a plug of a semiconductor device of the present invention, in the process of forming a storage node contact using an LTS process, a bridge between the interlayer insulating films at one end of the interlayer insulating film using a mask of the interlayer insulating film on the entire surface including the bit line ( A terminal capable of measuring a bridge forms a patterned test pattern, and only by adjusting a chemical mechanical polishing target of a bit line mask, but separating adjacent test patterns from each other without separating between storage node contacts existing between the bit lines. Therefore, in the LTS process, the presence of voids not exposed to the surface is measured, and the generation of voids is quantified to improve the yield and reliability of the device.

Claims (2)

제 1 절연막으로 절연된 하부 구조물상에 하드 마스크층이 구비되는 다수개의 비트 라인들을 형성하는 단계;Forming a plurality of bit lines having a hard mask layer on the lower structure insulated with the first insulating film; 상기 비트 라인들을 포함한 전면에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film on the entire surface including the bit lines; 상기 층간 절연막과 제 1 절연막을 자기 정렬 콘택 방법으로 선택 식각하여 콘택홀을 형성하되, 상기 콘택홀은 라인 형태이며 그 말단에 보이드 발생 여부를 검사하기 위한 프로브 패드 패턴을 정의하는 단계;Forming a contact hole by selectively etching the interlayer insulating film and the first insulating film by a self-aligned contact method, the contact holes having a line shape, and defining a probe pad pattern for inspecting whether voids are formed at ends thereof; 상기 하드 마스크층을 포함한 비트 라인 양측의 하부 구조물상에 제 2 절연막 스페이서를 형성하는 단계;Forming a second insulating film spacer on lower structures on both sides of the bit line including the hard mask layer; 상기 제 2 절연막 스페이서를 포함한 전면에 도전층을 형성하는 단계;Forming a conductive layer on an entire surface including the second insulating film spacer; 상기 층간 절연막을 식각 종말점으로 상기 도전층을 전면 식각하여 라인 형태의 플러그와 프로브 패드 패턴을 형성하여 보이드 발생 여부를 검사하는 단계;Inspecting whether or not voids are formed by forming a line-type plug and a probe pad pattern by etching the entire conductive layer using the interlayer insulating layer as an etching end point; 상기 하드 마스크층을 식각 종말점으로 상기 층간 절연막과 베리어층을 전면 식각하여 플러그층을 형성하는 단계를 포함하는 반도체 소자의 플러그 형성 방법.And etching the entire surface of the interlayer insulating layer and the barrier layer using the hard mask layer as an etching endpoint to form a plug layer. 제 1 항에 있어서,The method of claim 1, 상기 층간 절연막을 500 ∼ 1000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 플러그 형성 방법.The interlayer insulating film is formed to a thickness of 500 to 1000 Å.
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