KR20030000952A - Method for manufacturing transistor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 티형 게이트를 형성할 때 함에 있어서 레이아웃의 변경없이 게이트의 크로스섹션을 T형으로 형성하여 게이트의 물질변경이나 새로운 마스크 제조 공정 없이 게이트의 면적을 증가시키면서도 트랜지스터 전체의 크기에는 영향을 주지 않도록 하여 트랜지스터 및 졍선의 고성능과 안정성을 확보할 수 있도록 한 반도체장치의 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device. More particularly, in forming a tee-type gate, a cross-section of a gate is formed in a T-type without changing the layout, and thus the gate is not changed or a new mask manufacturing process is performed. The present invention relates to a method for manufacturing a transistor of a semiconductor device in which a high performance and stability of a transistor and an X-ray can be ensured while increasing the area of the transistor without affecting the size of the entire transistor.
반도체장치의 제조에 있어서, 디자인룰이 축소됨에 따라 게이트의 폭도 작아지게 되어 게이트 저항이 현저히 커지게 되어 소자의 고성능화에 장애가 되고 있다.In the manufacture of semiconductor devices, as the design rule shrinks, the gate width becomes smaller, and the gate resistance becomes significantly larger, which impedes the improvement of device performance.
이와 같이 게이트 저항을 줄이기 위한 방법으로 전기 전도도가 큰 새로운 물질의 도입으로 주로 금속에 대한 연구가 진행되고 있으나, 금속은 열신뢰성 확보측면에서 후속공정에 낮은 열공정을 요구하게 됨에 따라 현재의 열처리 공정에 많은 변화가 요구된다.As a way to reduce the gate resistance, research on metals is mainly conducted by introducing new materials with high electrical conductivity. However, metals require low thermal processes in subsequent processes in terms of securing thermal reliability. Many changes are required.
따라서 새로운 공정이나 장비의 도입이 필요한 결과를 초래하므로 추가 투자등의 이유로 생산단가가 상승하는 효과를 가져오게 된다.As a result, the introduction of new processes or equipment will result in an increase in production costs due to additional investment.
이러한 문제점을 해결하기 위한 방법으로 기존의 게이트 물질을 그대로 사용하면서 현재의 열처리공정을 수정하지 않으면서 게이트 길이를 줄임으로써 이득의향상을 꾀할 수 있고, 단면적을 넓힘으로써 전달되는 전력의 손실을 줄일 수 있는 티(T)자형 게이트 트랜지스터이다.In order to solve this problem, it is possible to improve the gain by reducing the gate length without modifying the current heat treatment process while using the existing gate material as it is, and reducing the loss of power delivered by widening the cross-sectional area. T-shaped gate transistors.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법에서 티형 게이트 제조 공정을 보여주는 공정 단면도들이다.1A to 1C are cross-sectional views illustrating a process of manufacturing a tee gate in a transistor manufacturing method of a semiconductor device according to the related art.
종래의 티형 게이트 제조 공정은 도 1a에 도시된 바와 같이, 기판(1)상에 감도가 다른 제 1, 제 2 감광막(2,3)을 차례로 형성하고, 전자빔 라이팅(E-Beam Writting) 기술을 이용하여 게이트 전극을 형성할 영역에 전자빔(E-beam)을 조사하면 제 1, 제 2 감광막(2,3)의 감도가 다르기 때문에 티형 게이트 전극이 증착될 수 있도록 공간(4)이 생성된다.In the conventional tee-type gate fabrication process, as shown in FIG. 1A, first and second photosensitive films 2 and 3 having different sensitivity are sequentially formed on the substrate 1, and an electron beam writing technique is employed. When the electron beam (E-beam) is irradiated to the region where the gate electrode is to be formed, the sensitivity of the first and second photoresist films 2 and 3 is different, so that the space 4 is formed so that the tee-type gate electrode can be deposited.
즉, 제 2 감광막(3)은 넓은 폭으로 패터닝되고, 제 1 감광막(2)은 좁은 폭으로 패터닝된다.That is, the second photosensitive film 3 is patterned to a wide width, and the first photosensitive film 2 is patterned to a narrow width.
이어, 도 1b에 도시된 바와 같이, 공간(4)을 포함한 전면에 게이트 금속(5,6)을 증착한다.Subsequently, as shown in FIG. 1B, gate metals 5 and 6 are deposited on the entire surface including the space 4.
이때, 패터닝된 제 1, 제 2 감광막(2,3)이 큰 단차를 갖기 때문에 공간(4)과 제 2 감광막(3) 위에서 불연속적으로 게이트 금속(5,6)이 형성된다.At this time, since the patterned first and second photoresist layers 2 and 3 have a large step, gate metals 5 and 6 are discontinuously formed on the space 4 and the second photoresist layer 3.
그리고, 도 1c에 도시된 바와 같이 리프트-오프(lift-off) 공정으로 제 1, 제 2 감광막(2,3) 및 그 위에 형성된 게이트 금속(6)을 제거하여 티형 게이트 전극을 형성한다.As shown in FIG. 1C, the first and second photoresist films 2 and 3 and the gate metal 6 formed thereon are removed by a lift-off process to form a tee-type gate electrode.
위와 같이 티형 게이트 전극을 형성한 경우 첫째, 완성된 티형 게이트 전극을 보면 게이트의 지붕 가운데 부분이 푹 패인 것을 알 수 있는데, 이러한 부분은소자의주파수 특성에 악영향을 미치게 되는 문제점이 있으며, 둘째, 티형 게이트 전극의 제조를 위해 값이 비싼 전자빔 라이팅 기술을 사용하므로 제조 비용이 상승하는 문제점이 있다.In the case of forming the tee-type gate electrode as described above, first, the completed tee-type gate electrode shows that the center part of the roof of the gate is completely covered. Such a part has a problem that adversely affects the frequency characteristics of the device. Since expensive electron beam writing technology is used for the manufacture of the gate electrode, there is a problem that the manufacturing cost increases.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 티형 게이트를 형성할 때 함에 있어서 레이아웃의 변경없이 게이트의 크로스섹션을 T형으로 형성하여 게이트의 물질변경이나 새로운 마스크 공정없이 게이트의 면적을 증가시키면서도 트랜지스터 전체의 크기에는 영향을 주지 않도록 하여 트랜지스터 및 졍선의 고성능과 안정성을 확보할 수 있도록 한 반도체장치의 트랜지스터 제조방법을 제공함에 있다.The present invention was created to solve the above problems, and an object of the present invention is to form a cross-section of a gate into a T-type without changing the layout in forming a tee-type gate, thereby changing the material of the gate or a new mask process. The present invention provides a method of manufacturing a transistor of a semiconductor device in which the gate area is increased while not affecting the size of the entire transistor, thereby ensuring high performance and stability of the transistor and X-rays.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법에서 티형 게이트 제조 공정을 보여주는 공정 단면도들이다.1A to 1C are cross-sectional views illustrating a process of manufacturing a tee gate in a transistor manufacturing method of a semiconductor device according to the related art.
도 2a 내지 도 2f는 본 발명의 일실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.3A to 3F are cross-sectional views illustrating a method of fabricating a transistor in a semiconductor device according to another embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
10 : 기판 20 : 버퍼산화막10: substrate 20: buffer oxide film
30 : 제 1감광막 40 : 소오스/드레인30: first photosensitive film 40: source / drain
50 : 절연막 60 : 게이트 홀50: insulating film 60: gate hole
70 : 게이트물질 80 : 하드마스크70: gate material 80: hard mask
90 : 제 2감광막 100 : 티형 게이트90 second photosensitive film 100 tee type gate
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판 상에 버퍼산화막을 성장시킨 후 전면에 제 1감광막을 도포한 후 게이트마스크로 게이트 영역의 제 1감광막만 남기는 단계와, 게이트 영역의 제 1감광막만 남긴 결과물 전면에 오오스/드레인 형성을 위한 이온주입을 진행하는 단계와, 이온주입 후 제 1감광막을 완전히 덮도록 절연막을 증착한 후 제 1감광막의 상부가 노출되도록 평탄화하는 단계와, 상부가 노출된 제 1감광막을 제거하여 생긴 게이트 홀에 채널 이온주입을 진행하는 단계와, 채널 이온주입 후 게이트 홀 하부에 게이트산화막을 형성하고 결과물 전면에 게이트 물질을 증착하여 게이트 홀을 매립하고 평탄화하는 단계와, 평탄화한 결과물 상부에 하드마스크를 형성한 후 제 2감광막을 두껍게 도포하고 게이트마스크로 게이트영역의 제 2감광막만 남기는 단계와, 게이트영역의 제 2감광막만 남긴 후 전면식각하여 티형 게이트를 형성하는 단계와, 티형 게이트를 형성한 후 이온주입을 진행하여 소오스/드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, a buffer oxide film is grown on a semiconductor substrate, and then, the first photoresist film is coated on the entire surface, and only the first photoresist film of the gate region is left as a gate mask. Performing ion implantation on the entire surface of the resultant product to form an oss / drain, depositing an insulating film so as to completely cover the first photoresist film after ion implantation, and then planarizing the top of the first photoresist film to be exposed, and Performing channel ion implantation into the gate hole formed by removing the first photoresist film, forming a gate oxide film under the gate hole after channel ion implantation, and depositing a gate material on the entire surface of the resultant to fill and planarize the gate hole; After forming a hard mask on the flattened product, apply a thick second photoresist layer and use a gate mask as a gate region. Leaving only the second photoresist film, leaving only the second photoresist film in the gate region, forming a tee-type gate by etching the entire surface, and forming a source / drain by ion implantation after forming the tee-type gate. It is characterized by.
한편, 본 발명은 반도체 기판 상에 버퍼산화막을 성장시킨 후 전면에 제 1감광막을 도포한 후 게이트마스크로 게이트 영역의 제 1감광막만 남기는 단계와, 게이트 영역의 제 1감광막만 남긴 결과물 전면에 오오스/드레인 형성을 위한 이온주입을 진행하는 단계와, 이온주입 후 제 1감광막을 완전히 덮도록 절연막을 증착한 후 제 1감광막의 상부가 노출되도록 평탄화하는 단계와, 상부가 노출된 제 1감광막을 제거하여 생긴 게이트 홀에 채널 이온주입을 진행하는 단계와, 채널 이온주입 후 게이트 홀 하부에 게이트산화막을 형성하고 결과물 전면에 게이트 물질을 증착하여 게이트 홀을 매립하고 평탄화하는 단계와, 평탄화한 결과물 상부에 하드마스크를 형성한 후 제 2감광막을 두껍게 도포하고 게이트마스크로 게이트영역의 제 2감광막만 남기는 단계와, 게이트영역의 제 2감광막만 남긴 후 제 2감광막을 리플로우하여 게이트영역에 돔형태로 형성하는 단계와, 리플로우된 제 2감광막을 마스크로 하드마스크를 전면식각하여 티형 게이트를 형성하는 단계와, 티형 게이트를 형성한 후 이온주입을 진행하여 소오스/드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.Meanwhile, in the present invention, after the buffer oxide film is grown on a semiconductor substrate, the first photoresist film is coated on the entire surface, and only the first photoresist film of the gate region is left as a gate mask, and the oscillation is formed on the entire surface of the resultant substrate. Performing ion implantation for forming / draining, depositing an insulating film so as to completely cover the first photoresist film after ion implantation, and then planarizing the top of the first photoresist film to be exposed, and removing the exposed first photoresist film. Performing channel ion implantation into the gate hole, forming a gate oxide film under the gate hole after the channel ion implantation, and depositing and planarizing the gate hole by depositing a gate material on the entire surface of the resultant; After the hard mask is formed, the second photoresist film is thickly applied and only the second photoresist film in the gate region is left as a gate mask. And leaving only the second photoresist film in the gate region, reflowing the second photoresist film to form a dome shape in the gate region, and forming a tee type gate by etching the hard mask with the entire surface using the reflowed second photoresist film as a mask; After the tee-type gate is formed, ion implantation is performed to form a source / drain.
위에서 절연막은 산화막, 질화막 또는 이들의 적층구조로 형성한다.The insulating film is formed from an oxide film, a nitride film or a stacked structure thereof.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
도 2a 내지 도 2f는 본 발명의 일실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
도 2a에 도시된 바와 같이 반도체 기판(10) 상에 버퍼산화막(20)을 성장시킨 후 전면에 제 1감광막(30)을 도포하고 게이트마스크(미도시)를 통해 패터닝하여 게이트 영역에만 제 1감광막(30)이 남도록 한다.As shown in FIG. 2A, after the buffer oxide layer 20 is grown on the semiconductor substrate 10, the first photoresist layer 30 is coated on the entire surface and patterned through a gate mask (not shown) to form the first photoresist layer only in the gate region. Let (30) remain.
그런다음 이온주입하여 소오스/드레인(40)을 형성한다.Then ion implantation forms the source / drain 40.
그런다음 도 2b에 도시된 바와 같이 이온주입을 진행한 후 결과물 전면에 제 1감광막(30)이 덮이도록 절연막(50)을 증착한다.Then, as shown in FIG. 2B, after the ion implantation, an insulating film 50 is deposited to cover the first photoresist layer 30 on the entire surface of the resultant.
이때 절연막(50)은 산화막, 질화막 또는 이들의 적층구조로 형성한다.At this time, the insulating film 50 is formed of an oxide film, a nitride film or a stacked structure thereof.
그런다음 도 2c에 도시된 바와 같이 게이트 형태의 제 1감광막(30)의 상부가 노출되도록 절연막(50)을 에치백이나 CMP공정을 통해 평탄화한다.Then, as illustrated in FIG. 2C, the insulating film 50 is planarized by an etch back or a CMP process so that the upper portion of the gate-shaped first photoresist film 30 is exposed.
그런다음 도 2d에 도시된 바와 같이 상부가 노출된 제 1감광막(30)을 제거하여 생긴 게이트 홀(60)에 채널 이온주입을 실시한다.Then, as illustrated in FIG. 2D, channel ion implantation is performed in the gate hole 60 formed by removing the first photoresist layer 30 having an exposed upper portion.
그런다음 도 2e에 도시된 바와 같이 게이트 홀(60) 내부에 게이트산화막(72)을 형성하고 게이트 물질(70)을 전면에 증착하여 게이트 홀(60)을 매립하고 에치백이나 CMP공정을 수행하여 평탄화한다.Then, as shown in FIG. 2E, the gate oxide layer 72 is formed in the gate hole 60, and the gate material 70 is deposited on the entire surface to fill the gate hole 60, and perform an etch back or CMP process. Flatten.
그리고, 하드마스크(80)를 증착한 후 제 2감광막(90)을 두껍게 도포한 후 게이트 마스크(미도시)를 이용하여 게이트 영역에만 제 2감광막(90)을 남도록 한다.After the hard mask 80 is deposited, the second photoresist layer 90 is thickly applied, and the second photoresist layer 90 is left only in the gate region using a gate mask (not shown).
이때 제 2감광막(90)은 후속 하드마스크(80) 식각시 충분히 마스킹할 수 있을 정도로 두껍게 형성한다.In this case, the second photoresist layer 90 is formed to be thick enough to sufficiently mask the subsequent hard mask 80.
그런다음 도 2f에 도시된 바와 같이 제 2감광막(90)을 마스크로 하드마스크(80)를 식각하고 차례로 게이트 물질(70)과 절연막(50)을 식각하여 티형 게이트(100)를 형성한다.Then, as illustrated in FIG. 2F, the hard mask 80 is etched using the second photoresist layer 90 as a mask, and then the gate material 70 and the insulating layer 50 are etched to form the tee-type gate 100.
그리고, 이온주입을 하여 소오스/드레인(40)을 완성한다.Then, ion implantation is performed to complete the source / drain 40.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 의한 반도체장치의 트랜지스터 제조방법을 설명하기 위한 공정 단면도들이다.3A to 3F are cross-sectional views illustrating a method of fabricating a transistor in a semiconductor device according to another embodiment of the present invention.
도 3a에 도시된 바와 같이 반도체 기판(10) 상에 버퍼산화막(20)을 성장시킨 후 전면에 제 1감광막(30)을 도포하고 게이트마스크(미도시)를 통해 패터닝하여 게이트 영역에만 제 1감광막(30)이 남도록 한다.As shown in FIG. 3A, after the buffer oxide film 20 is grown on the semiconductor substrate 10, the first photoresist film 30 is coated on the entire surface and patterned through a gate mask (not shown) to form the first photoresist film only in the gate region. Let (30) remain.
그런다음 이온주입하여 소오스/드레인(40)을 형성한다.Then ion implantation forms the source / drain 40.
그런다음 도 3b에 도시된 바와 같이 이온주입을 진행한 후 결과물 전면에 제 1감광막(30)이 덮이도록 절연막(50)을 증착한다.Then, as shown in FIG. 3B, after the ion implantation, an insulating film 50 is deposited to cover the first photoresist layer 30 on the entire surface of the resultant.
이때 절연막(50)은 산화막, 질화막 또는 이들의 적층구조로 형성한다.At this time, the insulating film 50 is formed of an oxide film, a nitride film or a stacked structure thereof.
그런다음 도 3c에 도시된 바와 같이 게이트 형태의 제 1감광막(30)의 상부가노출되도록 절연막(50)을 에치백이나 CMP 공정을 수행하여 평탄화한다.Then, as illustrated in FIG. 3C, the insulating film 50 is planarized by performing an etch back or CMP process so that the upper portion of the gate-shaped first photoresist film 30 is exposed.
그런다음 도 3d에 도시된 바와 같이 상부가 노출된 제 1감광막(30)을 제거하여 생긴 게이트 홀(60)에 채널 이온주입을 실시한다.Then, as illustrated in FIG. 3D, channel ion implantation is performed in the gate hole 60 formed by removing the first photoresist layer 30 having an exposed upper portion.
그런다음 도 3e에 도시된 바와 같이 게이트 홀(60) 내부에 게이트산화막(72)을 형성하고 게이트 물질(70)을 전면에 증착하여 게이트 홀(60)을 매립하고 에치백이나 CMP 공정을 통해 평탄화한다.Then, as shown in FIG. 3E, the gate oxide layer 72 is formed inside the gate hole 60, and the gate material 70 is deposited on the entire surface to fill the gate hole 60, and planarize through an etch back or CMP process. do.
그리고, 하드마스크(80)를 증착한 후 제 2감광막(90)을 두껍게 도포한 후 게이트마스크를 이용하여 게이트 영역에만 제 2감광막(90)을 남도록 한다.After the hard mask 80 is deposited, the second photoresist layer 90 is thickly applied, and the second photoresist layer 90 is left only in the gate region using the gate mask.
이때 제 2감광막(90)은 후속 하드마스크(80) 식각시 충분히 마스킹할 수 있을 정도로 두껍게 형성한다.In this case, the second photoresist layer 90 is formed to be thick enough to sufficiently mask the subsequent hard mask 80.
그런다음 도 3f에 도시된 바와 같이 게이트영역에만 남은 제 2감광막(90)을 리플로우시켜 돔형태(95)로 형성하여 크기를 크게 한다.Then, as illustrated in FIG. 3F, the second photoresist 90 remaining only in the gate region is reflowed to form a dome shape 95 to increase the size.
그런다음 도 3e에 도시된 바와 같이 리플로우된 제 2감광막(95)을 마스크로 하드마스크(80)를 식각하고 차례로 게이트 물질(70)과 절연막(50)을 식각하여 티형 게이트(100)를 형성한다.Then, as illustrated in FIG. 3E, the hard mask 80 is etched using the reflowed second photosensitive film 95 as a mask, and then the gate material 70 and the insulating film 50 are etched to form the tee-type gate 100. do.
그리고, 이온주입을 하여 소오스/드레인(40)을 완성한다.Then, ion implantation is performed to complete the source / drain 40.
상기한 바와 같이 본 발명은 티형 게이트를 형성할 때 함에 있어서 레이아웃의 변경없이 게이트의 크로스섹션을 T형으로 형성하여 게이트의 물질변경이나 새로운 마스크 제조 공정 없이 게이트의 면적을 증가시키면서도 트랜지스터 전체의 크기에는 영향을 주지 않도록 하여 트랜지스터 및 졍선의 고성능과 안정성을 확보할 수 있는 이점이 있다.As described above, the present invention forms a cross-section of the gate in a T-shape without changing the layout when forming the tee-type gate, thereby increasing the area of the transistor without increasing the material of the gate or manufacturing a new mask. There is an advantage that can ensure the high performance and stability of the transistor and X-rays without affecting.
또한, 채널 이온주입시 채널영역에만 국한적으로 진행하게 되어 트랜지스터의 신뢰성을 높일 수 있는 이점이 있다.In addition, the channel ion implantation proceeds only in the channel region, thereby increasing the reliability of the transistor.
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