KR20030000916A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비유전상수가 낮은 SOG를 적용하는 IMD막의 비아홀 불량을 개선하기 위하여 배리어층 증착전에 고온의 질소분위기에서 보잉(bowing)이 심하게 발생한 지역을 질화시켜 후속 배리어층 증착을 용이하게 함과 아울러 비아홀에 발생되는 볼캐이노를 방지할 수 있는 반도체 소자의 제조 방법을 제시한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 비아홀에 발생하는 볼캐이노를 보상하기 위한 반도체 소자의 제조 방법에 관한 것이다.
지난 10년 동안 집적회로 설계 및 조립에 있어서 일관적이며 상당히 예측 가능한 개선이 이루어져 왔다. 그러나 동작주파수(operation frequencies)가 1GHz에 이르며 인터커넥트 사이즈(interconnect size)가 0.25㎛ 이하인 새로운 초고집적(ultra large scale integration; ULSI) 제품에 대해서는, 인터커넥트 저항-캐패시턴스(RC) 지연(interconnectresistance-capacitance(RC) delay)이 집적회로 클록 타임 중 상당히 큰 부분을 차지함에 따라 요구되는 성능을 달성하기 위해서는 아주 새롭고 다른 제조 방식이 요구되야 한다. RC 지연은 인터커넥트 저항 및 유전용량(dielectriccapacitance)에 직접 관련되어 있으므로, 당업계에서는 유전상수(dielectric constants)와 비저항(resistivity)이 매우 낮은 새로운 재료의 개발에 집중하고 있다.
유전체 분야에서, 현재 표준인 이산화규소(SiO2)를 대체할 다양한 종류의 재료가 연구되고 있다. 유전상수(K)가 ∼4인 SiO2가 K값이 ∼2.5인 다른 재료로 대체된다면 RC 지연 및 크로스 토크(cross talk)가 상당히 감소되어 전체 회로 성능이 현저히 개선될 수 있다. 상기 이산화규소(SiO2)를 대체할 수 있는 재료로서 유전상수가 낮은 다양한 종류의 재료가 연구되고 있다. 그러나 유전상수는 만족되어야할 여러 가지 중요한 조건 중 하나에 불과함을 명심하여야 할 것이다. 현재 및 미래 조립 공정에의 연계(integration)용이성과 경제적 요소(예를 들어 비용)를 고려하여 차세대 인터메탈 유전체(intermetal dielectric; IMD)로서 사용되기 위한 재료로서의 가능성이 결정될 것이다.
최근, 0.25㎛ 이하의 서브 마이크론 CMOS 기술의 백-엔드(back-end) 기술은 낮은 배선저항과 배선간의 낮은 정전용량을 확보하여 동작 속도의 저하를 억제하는 것이 관건이다. 이를 위해서, 비유전상수가 낮은 유전체막을 IMD막에 적용한다. 이러한 비유전상수가 낮은 물질로는 SOG(Spin-on glass)방식의 유전체(현재, 0.25/0.18㎛ 로직 회로 기술에서는 Dow Corning사 FOX 사용함)막이 널리 사용되고 있다.
그러나, 상기 SOG 방식의 유전체막은 CVD 방식의 유전체막보다 상대적으로 기계적/화학적 특성이 약하다. 즉, 비아홀 식각공정시 SOG가 TEOS에 비해 식각률이 높아서 금속에 인접하게 형성된 SOG가 많이 식각되어 비아홀을 허용하는 0.25㎛ 이상의 초미세 공정에서는 상기 비아홀에 볼캐이노(volcano)형태의 불량이 발생한다.
이를 도 1a 및 도 1b를 통해 상세히 설명하면 다음과 같다.
도 1a을 참조하면, 반도체 기판이 제공되고, 상기 반도체 기판 상부에 일반적인 공정을 통해 형성된 소정의 하지막(11)이 형성된다. 이어서, 상기 하지막(11)의 상부에 금속층(12)이 형성된 후, 전체 구조 상부에 제 1 TEOS막(13), SOG막(14) 및 제 2 TEOS막(15)이 순차적으로 적층된 IMD막(10)이 형성된다.
도 1b를 참조하면, 소정 형태의 포토레지스트 패턴을 이용한 식각공정을 통해 IMD막(10)을 식각하여 금속층(12)이 노출되도록 비아홀(16)이 형성된다. 이 과정에서 미스얼라인(mis-align)이 발생할 경우, "A"와 같이 비아홀(16)에 볼캐이노 형태의 불량이 발생한다. 이러한 불량은 제 1 및 제 2 TEOS막(13 및 15)과 SOG막(14)의 식각률의 차이에 의해 발생하게 된다. 즉, 비아홀 식각공정시SOG막(14)이 제 1 및 제 2 TEOS막(13 및 15)에 비해 식각률이 높아서 금속에 인접하게 형성된 SOG막(14)이 많이 식각되게 되는데, 이러한 현상은 0.25㎛ 이상의 초미세 공정에서는 더욱 심화되는 실정이다.
다시 말하면, 0.15㎛ 급에서는 프로세스 마진이 감소하는데 반해 인터커넥션 이상의 정전용량 증가를 억제하기 위해 금속층간의 IMD막의 두께는 줄일 수 없다. 이로 인해, 비아홀 공정의 미스얼라인에 의해 불량을 제어하기가 힘들어진다. 또한, 이러한 불량은 전체 칩내의 불특정 다수 지역에서 발생되므로 라인 모니터링의 문제점도 크다. 이는, 백-엔드 공정에서의 불량율을 모니터링하는 장비가 실제 진행되는 칩내의 불량 포인트를 찾아내는 것이 낮기 때문이다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 비유전상수가 낮은 SOG막를 적용하는 IMD막의 비아홀 불량을 개선하기 위하여 배리어층 증착전에 고온의 질소분위기에서 보잉(bowing)이 심하게 발생한 지역을 질화시켜 후속 배리어층 증착을 용이하게 함과 아울러 비아홀에 발생되는 볼캐이노를 방지하는데 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 단면도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21 : 하지막 12, 22 : 금속층
13, 23 : 제 1 TEOS막 14, 24 : SOG막
15, 25 : 제 2 TEOS막 10, 20 : 층간절연막
16, 26 : 비아홀 27 : 질화막
상술한 목적을 달성하기 위해 본 발명은 금속층이 형성된 반도체 기판이 제공되는 단계; 상기 금속층을 포함한 전체 구조 상부에 층간절연막을 형성한 후, 식각하여 비아홀을 형성하는 단계; 상기 비아홀 내부면을 질화처리하여 질화막을 형성하는 단계; 상기 질화막의 상부에 배리어층을 형성하는 단계; 상기 비아홀을 매립하도록 메탈 콘택을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2a을 참조하면, 반도체 기판이 제공되고, 상기 반도체 기판 상부에 일반적인 공정을 통해 형성된 소정의 하지막(21)이 형성된다. 이어서, 상기 하지막(21)의 상부에 금속층(22)이 형성된 후, 전체 구조 상부에 제 1 TEOS막(23), SOG막(24) 및 제 2 TEOS막(25)이 순차적으로 적층된 IMD막(20)이 형성된다.
도 2b를 참조하면, 소정 형태의 포토레지스트 패턴을 이용한 식각공정을 통해 IMD막(10)을 식각하여 금속층(12)이 노출되도록 비아홀(16)이 형성된다. 이어서, 상기 식각공정중 미스 얼라인에 의해 상기 비아홀(16) 내부면에 발생하는 보잉부위를 고온/고압의 질화분위기에서 집중적으로 질화처리하여 상기 비아홀(16)의 내부면에 질화막(27)을 형성한다. 상기 질화막(27)은 후속 공정시 상기 비아홀(16)의 내부면에 형성되는 배리어층(도시되지 않음)을 형성하기 위한 반응챔버내에서 400 내지 500℃의 온도와, 15 내지 25mTorr의 증착압력과, N2가스 분위기에서 질화처리하여 상기 비아홀(16)의 내부면에 형성된다. 여기서, 상기 반응챔버 내부를 고압으로 유지하기 위해 챔버와 크료 펌프(cryo pump) 중간의 밸브를 중간만 열어 챔버내의 질화와 아르곤의 펌핑아웃(pumping out)을 방지한다. 이어서, 상기 비아홀(16)의 내부면에는 배리어층이 형성된 후, 상기 비아홀(16)을 매립하도록 메탈 콘택(도시되지 않음)이 형성된다.
본 발명은 비유전상수가 낮은 SOG를 적용하는 IMD막의 비아홀 불량을 개선하기 위하여 배리어층 증착전에 고온의 질소분위기에서 보잉(bowing)이 심하게 발생한 지역을 질화시켜 후속 배리어층 증착을 용이하게 함과 아울러 비아홀에 발생되는 볼캐이노를 방지할 수 있다.

Claims (5)

  1. 금속층이 형성된 반도체 기판이 제공되는 단계;
    상기 금속층을 포함한 전체 구조 상부에 층간절연막을 형성한 후, 식각하여 비아홀을 형성하는 단계;
    상기 비아홀 내부면을 질화처리하여 질화막을 형성하는 단계;
    상기 질화막의 상부에 배리어층을 형성하는 단계;
    상기 비아홀을 매립하도록 메탈 콘택을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화막은 400 내지 500℃의 온도와, 15 내지 25mTorr의 증착압력과, N2가스 분위기에서 질화처리하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간절연막은 제 1 TEOS막, SOG막 및 제 2 TEOS가 적층되어 형성되는것을 특징으로 하는 반도체 소자
  4. 제 1 항에 있어서,
    상기 질화막 및 배리어층은 동일한 반응챔버 내에서 인-시투 방식으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 질화막은 상기 비아홀을 형성하기 위한 식각공정시 상기 비아홀의 측벽에 발생하는 보잉 부위를 채우도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100714291B1 (ko) * 2005-09-26 2007-05-02 삼성전자주식회사 공기조화기
KR100763343B1 (ko) * 2005-09-12 2007-10-04 신혜연 골프코스를 갖춘 실내 골프경기 시스템

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