KR200293249Y1 - 전송시스템의 마이크로프로세서 제어신호 처리장치 - Google Patents

Abstract

본 고안은 1채널 LIU를 통해 데이터를 전송하는 전송시스템에서, 상기 다수의 1채널 LIU들의 기능을 제어하는 제어신호를 출력하는 마이크로프로세서와, 상기 마이크로프로세서로부터 출력된 1채널 LIU의 제어신호를 4채널의 LIU 제어신호로 변환하여 출력하는 FPGA와, 상기 FPGA로부터 제공되는 LIU 제어신호에 따라 4채널로 데이터를 처리하는 4채널 LIU를 포함하는 전송시스템의 마이크로프로세서 제어신호 처리장치를 제공한다.

상기와 같은 본 고안은 1채널의 LIU를 제어하는 마이크로프로세서의 제어신호를 FPGA를 통해 변환하여 4채널의 LIU도 제어하므로써, 4채널의 LIU를 제어하기위해 기존의 1채널 LIU를 제어하는 마이크로프로세서의 프로그램을 변경할 필요가 없으므로 그에 따라 전송시스템의 관리비용을 상당히 저감시킬 수 있음은 물론 별도의 마이크로프로세서를 채용하지 않고도 4채널의 LIU를 사용할 수 있어 1채널에 비해 마이크로프로세서의 제어핀을 크게 줄일 수 있으므로 그에 따라 전송시스템의 공간성계성도 상당히 향상시킨다.

Description

전송시스템의 마이크로프로세서 제어신호 처리장치{microprocessor control signal processing device of the transmission system}

본 고안은 전송시스템의 마이크로프로세서 제어신호 처리장치에 관한 것으로, 특히 1채널의 LIU를 제어하는 마이크로프로세서의 제어신호를 FPGA를 통해 변환하여 4채널의 LIU도 제어하는 전송시스템의 마이크로프로세서 제어신호 처리장치에 관한 것이다.

일반적으로 전송기술은 전기신호로 변환된 정보를 상대방과 주고 받는데 사용되는 기술로서, 가입자와 교환기를 연결하는 가입자 전송과 교환기간을 연결하는 국간전송으로 구분된다. 그리고, 상기와 같은 국간전송을 위한 전송시스템에는 비동기 유선전송시스템 등, 다양한 종류의 시스템이 현재 개발되어 사용되는데. 이러한시스템중 유선전송시스템은 통상 데이터를 비트-인터리빙(bit-interleaving)방식으로 처리하여 전송하는 라인인터페이스장치들을 포함한다. 또한, 상기와 같은 라인인터페이스 장치들은 통상적으로 가입자와 연결된 DS0블록(도시안됨)의 라인 24채널을 비트-인터리빙방식으로 멀티플렉싱하는 DS1 혹은 DS1E로 멀티플렉싱하는 기능을 포함한다. 이때, 상기 DS1의 처리속도는 대략 1.544Mbps이고, DS1E의 처리속도는 대략 2.048Mbps이다.

그러면, 상기와 같은 종래 전송시스템의 라인인터페이스장치를 도 1을 참고로 살펴보면, 가입자라인(도시안됨)에 연결되어 가입자라인으로부터 입력되는 DS0신호를 비트인터리빙하여 DS1 혹은 DSIE신호로 다중화하여 1채널로 출력하거나 혹은 그의 역의 과정을 수행하는 다수의 LIU(70A-N:line interface unit)와, 상기 다수의 1채널 LIU(70A-N)로부터 입력된 DS1/DS1E데이터를 VC11/VC12로 사상하여 TU11/TU12로 매핑하고 이 매핑된 TU11/TU12를 TUG2 데이터로 다중화하여 출력하거나 혹은 그의 역의 과정을 수행하는 TUG ASIC부(71)와, 상기 TUG ASIC부(71)를 통해 다수의 1채널 LIU(70A-N)들의 기능을 제어하는 제어신호를 출력하는 마이크로프로세서(72)로 이루어진다.

여기서, 상기 마이크로프로세서(72)의 제어신호에는 CS(Chip Selection), EC1/2/3(Line Equalization 선택신호) 및 LOOPA/B(루프백 제어신호) 등을 포함한다.

그리고, 상기 1채널 LIU(70A-N)는 통상 T7290칩이 사용된다. 또한, 상기 마이크로프로세서(72)는 1채널 LIU를 제어하기위한 제어신호만 내장된다.

한편, 상기와 같은 종래 전송시스템의 라인인터페이스장치의 동작은 먼저, 전송시스템(73)이 셋업되면 마이크로프로세서(72)는 TUG ASIC부(71)를 통해 각각의 LIU()로부터 LOS신호(LOS 1 ~ N)를 검출하여 가입자 라인상태를 판단하고 그 판단된 결과를 디스플레이(도시안됨)를 통해 외부로 표시한다. 이때, 상기 다수의 가입자라인중 임의의 가입자라인으로부터 전송데이터(DS0)가 입력될 경우 해당 1 채널 LIU(70A-N)는 TUG ASIC부(71)를 통해 입력된 마이크로프로세서(72)의 제어신호에 따라 이 전송데이터를 수신하여 DS1일 경우 AM1(Alternate mark inversion), B8ZS로, DS1E일 경우 HDB3으로 디코딩하여 저장한 다음 이 저장된 데이터를 내부 로직회로를 경유하여 NRZ(None Return to Zero) 데이터형태로 변환하여 TUG ASIC부(71)로 송신한다.

이때, 상기 LIU(70A-N)는 상기 과정중에 마이크로프로세서(72)로부터 TUG ASIC부(71)를 통해 루프백제어신호가 입력될 경우 예컨대, LIU의 LOOP-BACK 제어항목처럼, 해당 루프백 패스(Look Back path)를 통해 데이터를 루프백시킨다.

여기서, 상기 TUG ASIC부(71)로 입력된 LIU(70A-N)의 데이터신호는 이 TUG ASIC부(71)에 의해 DS1일 경우 3채널, DS1E일 경우 4채널의 입력라인을 갖는다. 이때, 상기 TUG ASIC부(71)는 입력된 데이터가 DS1일 경우 포인터를 추가하여 VC11로 사상하고, 이 사상된 VC11신호를 오버헤드를 붙여 적당한 크기로 묻어 TU11신호로 매핑시킨 다음 이 매핑된 TU11신호 4개를 하나의 TUG2로 다중화하여 상위보드로 송신한다. 반면에, 상기 TUG ASIC부(71)는 입력된 데이터가 DS1E일 경우 포인터를 추가하여 VC12로 사상하고, 이 사상된 VC12신호를 오버헤드를 붙여 적당한 크기로 묻어 TU12신호로 매핑시킨 다음 이 매핑된 TU12신호 3개를 하나의 TUG2로 다중화하여 상위보드(도시안됨)로 송신한다.

예컨대, 상기 다중화과정중에는 7개의 TUG신호를 하나의 AUG신호로 다중화하고, 이 다중화된 3개의 AUG신호를 하나의 STM-1신호로 다중화하는 과정이 포함될 수 있다.

여기서, 상기 상위보드(도시안됨)로부터 전송데이터(TUG)가 입력될 경우 상기 마이크로프로세서(72)는 TUG ASIC부(71)로 역다중화제어신호를 인가한다. 그러면, 상기 TUG ASIC부(71)는 상위보드로부터 입력된 전송데이터(TUG)를 3 * TU12 또는 4 * TU11 형태로 역다중시키고, 이 역다중화된 TU11/TU12신호의 각각을 VC11/VC12로 역 사상시키며, 하부의 LIU와의 인터페이스를 위해 DS1/DS1E로 변환하여 해당 LIU(70A-N)로 출력한다. 또한, 상기 LIU(70A-N)는 NRZ 데이터 형태로 입력된 데이터를 balanced bipolar signal(AMI, B8ZS, HDB3)형태로 변환하여 해당 가입자라인으로 전송한다. 이때, 상기 LIU(70A-N)는 입력된 신호가 DS1일 경우 15db, DS1E일 경우 13dB Loss까지 허용하는 LINE 길이까지 동작할 수 있도록 마이크로프로세서(72)의 제어신호(Equalizer/data rate )에 따라 Equalizer값을 결정하여 처리한다. 뿐만아니라, 상기 LIU(70A-N)는 채널에 대한 아날로그 LOSS 검출결과를 LOS1, LOS2, LOS3, LOS4가 형태로 TUG ASIC부(71)와 인터페이스된다.

그러나, 상기와 같은 종래 상기와 같은 종래 전송시스템의 라인인터페이스장치는 마이크로프로세서의 제어신호구성이 1채널의 LIU를 제어하도록 구성되어 있기 때문에 4채널 LIU를 사용할 경우에는 복잡한 과정을 거쳐 마이크로프로세서의 제어프로그램을 변경하거나 혹은 추가로 이 4채널 LIU를 제어할 별도의 마이크로프로세서를 구비해야 하므로 그에 따라 전송시스템의 관리비용이 상당히 증가되었으며, 또한, 1채널 LIU를 제어하는 마이크로프로세서의 제어신호를 그대로 사용할 경우 4 채널의 LIU를 제어할 수 없으므로 이를 제어할 별도의 신호변환회로를 마이크로프로세서의 내부에 구비해야 하는데, 이때, 상기와 같은 신호변환회로를 제어하기위해 다량의 마이크로프로세서의 제어핀이 필요하게 되므로 그에 따라 마이크로프로세서의 공간 설계에도 상당한 제약을 가하게 되는 문제점이 있었다.

이에 본 고안은 상기와 같은 종래 제반 문제점을 해결하기 위해 고안된 것으로, 1채널의 LIU를 제어하는 마이크로프로세서의 제어신호를 FPGA를 통해 변환하여 4채널의 LIU도 제어하므로써, 4채널의 LIU를 제어하기위해 기존의 1채널 LIU를 제어하는 마이크로프로세서의 프로그램을 변경할 필요가 없으므로 그에 따라 전송시스템의 관리비용을 상당히 저감시킬 수 있는 전송시스템의 마이크로프로세서 제어신호 처리장치를 제공함에 그 목적이 있다.

본 고안의 다른 목적은 별도의 마이크로프로세서를 채용하지 않고도 4채널의 LIU를 사용할 수 있어 1채널에 비해 마이크로프로세서의 제어핀을 크게 줄일 수 있으므로 그에 따라 전송시스템의 공간성계성도 상당히 향상시키는 전송시스템의 마이크로프로세서 제어신호 처리장치를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 고안은 1채널 LIU를 통해 데이터를 전송하는 전송시스템에서, 상기 다수의 1채널 LIU들의 기능을 제어하는 제어신호를 출력하는 마이크로프로세서와, 상기 마이크로프로세서로부터 출력된 1채널 LIU의 제어신호를 4채널의 LIU 제어신호로 변환하여 출력하는 FPGA와, 상기 FPGA로부터 제공되는 LIU 제어신호에 따라 4채널로 데이터를 처리하는 4채널 LIU를 포함하는 전송시스템의 마이크로프로세서 제어신호 처리장치를 제공한다.

도 1은 종래 1채널 LIU를 제어하는 장치를 설명하는 설명도.

도 2는 본 고안의 4채널 LIU를 제어하는 장치를 설명하는 설명도.

도 3은 본 고안장치의 데이터전송과 관련된 제어신호 변환을 설명하는 설명도.

도 4는 본 고안 장치에서 Equalization와 관련된 제어신호 변환을 설명하는 설명도.

도 5는 본 고안장치에서 루프백제어와 관련된 제어신호 변환을 설명하는 설명도.

<부호의 상세한 설명>

1 : 1채널 LIU 2 : TUG ASIC부

3 : 마이크로프로세서 4 : FPGA

5 : 4채널 LIU 6 : 전송시스템

이하, 본 고안을 첨부된 예시도면에 의거 상세히 설명한다.

본 고안은 도 2에 도시된 바와같이 가입자라인(도시안됨)에 연결되어 가입자라인으로부터 입력되는 DS0신호를 비트인터리빙하여 DS1 혹은 DSIE신호로 다중화하여 1채널로 출력하거나 혹은 그의 역의 과정을 수행하는 다수의 LIU(1:line interface unit)와, 상기 다수의 1채널 LIU(1)로부터 입력된 DS1/DS1E데이터를 VC11/VC12로 사상하여 TU11/TU12로 매핑하고 이 매핑된 TU11/TU12를 TUG2 데이터로 다중화하여 출력하거나 혹은 그의 역의 과정을 수행하는 TUG ASIC부(2)와, 상기TUG ASIC부(2)를 통해 다수의 1채널 LIU(1)들의 기능을 제어하는 제어신호를 출력하는 마이크로프로세서(3)와, 상기 마이크로프로세서(3)로부터 출력된 1채널 LIU의 제어신호를 4채널의 LIU 제어신호로 변환하여 출력하고 가상 마이크로프로세서의 기능을 수행하는 FPGA(4)와, 상기 FPGA(4)로부터 제공되는 LIU 제어신호에 따라 4채널로 데이터를 처리하는 4채널 LIU(5)로 이루어진다.

여기서, 상기 4채널 LIU(5)는 통상 TLIU04C1칩이 사용된다. 그리고, 상기 FPGA(4)의 제어신호에는 CS(Chip Select), DS(data strobe), AS(address strobe), R/W(Read/Write), address, data 등을 포함한다.

뿐만아니라, 상기 FPGA는 Polling 제어방식을 이용하기 위하여 주기적으로 CS, DS, AS, R/W, Address, Data신호를 생성한다.

다음에는 상기와 같은 본 고안 장치의 작용, 효과를 설명한다.

본 고안 장치는 먼저, 전송시스템(6)이 셋업되면 마이크로프로세서(3)는 1채널의 LIU의 데이터를 처리하는 TUG ASIC부(2)와 4채널의 LIU의 데이터를 처리하는 FPGA(4)를 통해 1채널 LIU(1)와 4채널 LIU(5)의 각각으로부터 LOS신호(1LOS 1 ~ N, 4LOS 1 ~ N)를 검출하여 가입자 라인상태를 판단하고 그 판단된 결과를 디스플레이(도시안됨)를 통해 외부로 표시한다.

이때, 상기 다수의 가입자라인중 임의의 가입자라인으로부터 전송데이터(DS0)가 입력될 경우 해당 4채널 LIU(5)는 FPGA(4)를 통해 변환된 마이크로프로세서(3)의 제어신호에 따라 이 전송데이터를 수신하여 DS1일 경우 AM1(Alternate mark inversion), B8ZS로, DS1E일 경우 HDB3로 디코딩하여 저장한다음 이 저장된 데이터를 내부 로직회로를 경유하여 NRZ(None Return to Zero) 데이터형태로 변환하여 FPGA(4)로 송신한다.

여기서, 상기 FPGA(4)는 상기 다수의 4채널 LIU(5)들을 Polling방식으로 제어하게된다.

예컨대, 상기 과정중에 FPGA(4)는 Polling방식으로 읽은 임의의 4채널 LIU(5)가 DS1 서비스일 때, 도 3에 도시된 바와같이 마이크로프로세서(3)의 제어신호(EC1, EC2, EC3)가 "000 ~ 101"의 값을 가진 경우 이를 "0"값으로 변환하여 4 채널 LIU(5)로 출력하고, 반면에 DS1E일 때, 상기 마이크로프로세서(3)의 제어신호(EC1, EC2, EC3)가 "110, 111"의 값을 가진 경우 이를 "1"로 변환하여 4채널 LIU(5)로 출력한다. 그러면, 상기 4채널 LIU(5)는 그 변환된 마이크로프로세서(3)의 제어신호에 따라 데이터를 전송한다.

한편, 상기 4채널 LIU(5)는 상기과정중에 마이크로프로세서(3)로부터 FPGA(4)를 통해 거리에 따른 증폭도(Transmitter Equalization)를 제어하는 제어신호(EC1 ~ EC3)를 입력받게되는데, 이때, 상기 FPGA(4)는 도 4에 도시된 바와같이 이 제어신호(EC1 ~ EC3)를 4채널 LIU(5)의 제어신호(EQA ~ EQC)로 변환하여 해당 4채널 LIU(5)로 전송한다. 예컨대, 상기 FPGA(4)는 131ft ~ 262ft를 나타내는 상기 제어신호(EC1 ~ EC3)값이 "010"일 경우 이 값을 4채널 LIU(5)의 제어신호(EQA ~ EQC)를 통해 "001"로 변환하여 해당 4채널 LIU(5)로 전송한다.

또한, 상기 FPGA(4)는 상기 마이크로프로세서(3)로부터 예컨대, 도 5에 도시된 LIU의 LOCAL LOOP-BACK 제어항목인 "11"을 입력받을 경우, 이 값을 "01"로 변환하여 해당 루프백 패스(Look Back path)를 통해 데이터를 루프백시킨다.

한편, 상기 FPGA(4)로 입력된 4채널 LIU(5)의 데이터신호는 이 FPGA(4)에 의해 DS1일 경우 3채널, DS1E일 경우 4채널의 입력라인을 갖는다. 이때, 상기 FPGA(4)는 입력된 데이터가 DS1일 경우 포인터를 추가하여 VC11로 사상하고, 이 사상된 VC11신호를 오버헤드를 붙여 적당한 크기로 묻어 TU11신호로 매핑시킨 다음 이 매핑된 TU11신호 4개를 하나의 TUG2로 다중화하여 상위보드로 송신한다. 반면에, 상기 FPGA(4)는 입력된 데이터가 DS1E일 경우 포인터를 추가하여 VC12로 사상하고, 이 사상된 VC12신호를 오버헤드를 붙여 적당한 크기로 묻어 TU12신호로 매핑시킨 다음 이 매핑된 TU12신호 3개를 하나의 TUG2로 다중화하여 상위보드(도시안됨)로 송신한다.

예컨대, 상기 다중화과정중에는 7개의 TUG신호를 하나의 AUG신호로 다중화하고, 이 다중화된 3개의 AUG신호를 하나의 STM-1신호로 다중화하는 과정이 포함될 수 있다.

여기서, 상기 상위보드(도시안됨)로부터 전송데이터(TUG)가 입력될 경우 상기 마이크로프로세서(3)는 FPGA(4)로 역다중화제어신호를 인가한다. 그러면, 상기 FPGA(4)는 상위보드로부터 입력된 전송데이터(TUG)를 3 * TU12 또는 4 * TU11 형태로 역다중시키고, 이 역다중화된 TU11/TU12신호의 각각을 VC11/VC12로 역 사상시키며, 하부의 4채널 LIU와의 인터페이스를 위해 DS1/DS1E로 변환하여 해당 4채널 LIU(5)로 출력한다. 또한, 상기 4채널 LIU(5)는 NRZ 데이터 형태로 입력된 데이터를 balanced bipolar signal(AMI, B8ZS, HDB3)형태로 변환하여 해당 가입자라인으로 전송한다. 이때, 상기 4채널 LIU(5)는 입력된 신호가 DS1일 경우 15db, DS1E일 경우 13dB Loss까지 허용하는 LINE 길이까지 동작할 수 있도록 도 4에 도시된 바와같은 마이크로프로세서(3)의 제어신호(Equalizer/data rate )에 따라 Equalizer값을 결정하여 처리한다. 뿐만아니라, 상기 4채널 LIU(5)는 채널에 대한 아날로그 LOSS 검출결과를 2LOS1, 2LOS2, 2LOS3, 2LOS4가 형태로 FPGA(4)와 인터페이스된다.

이상 설명에서와 같이 본 고안은 1채널의 LIU를 제어하는 마이크로프로세서의 제어신호를 FPGA를 통해 변환하여 4채널의 LIU도 제어하므로써, 4채널의 LIU를 제어하기위해 기존의 1채널 LIU를 제어하는 마이크로프로세서의 프로그램을 변경할 필요가 없으므로 그에 따라 전송시스템의 관리비용을 상당히 저감시킬 수 있는 장점을 가지고 있다.

또한, 본 고안에 의하면, 별도의 마이크로프로세서를 채용하지 않고도 4채널의 LIU를 사용할 수 있어 1채널에 비해 마이크로프로세서의 제어핀을 크게 줄일 수 있으므로 그에 따라 전송시스템의 공간성계성도 상당히 향상시키는 효과도 있다.

Claims (2)

1채널 LIU를 통해 데이터를 전송하는 전송시스템에 있어서,

상기 다수의 1채널 LIU들의 기능을 제어하는 제어신호를 출력하는 마이크로프로세서와, 상기 마이크로프로세서로부터 출력된 1채널 LIU의 제어신호를 4채널의 LIU 제어신호로 변환하여 출력하는 FPGA와, 상기 FPGA로부터 제공되는 LIU 제어신호에 따라 4채널로 데이터를 처리하는 4채널 LIU를 포함하는 것을 특징으로 하는 전송시스템의 마이크로프로세서 제어신호 처리장치.

제1항에 있어서, 상기 FPGA는 생성된 CS, DS, AS, R/W, Address, Data에 의해 Polling 방식으로 4채널 LIU를 제어하는 것을 특징으로 하는 전송시스템의 마이크로프로세서 제어신호 처리장치.