KR200262323Y1 - 프로세서보드의 램 디바이스 동기화 장치 - Google Patents

Abstract

본 고안은 MPC860 마이크로프로세서를 사용한 통신 제품에서 SDRAM을 사용할 수 있도록 램 디바이스를 동기화하기에 적당하도록 한 프로세서보드의 램 디바이스 동기화 장치를 제공하기 위한 것으로, 이러한 장치는, 디바이스 수량 핀과 디바이스 선택 핀을 읽어 램 디바이스의 수량과 종류를 인식하여 인터페이스하며, 램 디바이스로 동기 클럭을 공급하는 프로세서부와; 프로세서부에 동기되어 동작하면서 프로세서부가 지정하는 어드레스 번지에 데이터를 저장하기 위한 램 디바이스부와; 램 디바이스부의 종류에 따라 가변적으로 어드레스를 제어하여 프로세서부의 어드레스를 램 디바이스로 연결시키기 위한 어드레스 제어부를 포함하여 이루어지며, 프로세서보드에 여러 가지 다른 타입의 램 디바이스 및 수량을 증가하여 쓸 수 있고 SDRAM 메모리의 용량을 자유롭게 확장 및 축소할 수 있으며 메모리의 변경이 용이하여 MPC860을 사용한 시스템의 처리속도를 향상시킬 수 있다.

Description

프로세서보드의 램 디바이스 동기화 장치 {Apparatus for synchronizing RAM devices in processor board}

본 고안은 프로세서보드의 램 디바이스 동기화에 관한 것으로, 보다 상세하게는 MPC860 마이크로프로세서를 사용한 통신 제품에서 SDRAM(synchronous dynamic random access memory)을 사용할 수 있도록 램 디바이스를 동기화하기에 적당하도록 한 프로세서보드의 램 디바이스 동기화 장치에 관한 것이다.

도1은 종래기술에 따른 프로세서보드의 램 디바이스 동기화 블록도이다.

도1에 도시된 바와 같이 프로세서(110)는 메모리(120)와 인터페이스한다. 메모리(120) 디바이스는 DRAM(Dynamic RAM)이나 SDRAM을 사용하며, 종래기술에서 이러한 메모리(120)와의 인터페이스는 ARM7이나 MC68302 등의 프로세서(110)에 의해 수행된다.

메모리(120)는 컴퓨터가 데이터를 빠르게 액세스할 수 있게 0과 1의 형태로 저장할 수 있도록 전기적으로 충전된 점들의 네트웍이다. 랜덤 액세스는 프로세서(110)가 어떤 시작 위치로부터 차례로 진행해야하는 것이 아니라, 메모리 또는 데이터 저장공간의 어떤 부분이라도 직접 액세스 할 수 있다는 것이다.

DRAM은 PC나 워크스테이션에 사용되는 일반적인 종류의 램으로, SRAM(Static RAM)과는 달리 주기적으로 수 밀리초 마다 한번씩 새로운 전하를 가함으로써 메모리 셀을 재생시켜야 한다.

DRAM은 한 개의 커패시터와 한 개의 트랜지스터로 구성되는 메모리 셀 한 개에 한 비트를 저장한다. 커패시터는 자신의 전하를 보다 빨리 상실하는 경향이 있어서 재생이 필요하다. 컴퓨터에 적용되는 램의 다른 변형으로 SDRAM이 있다.

SDRAM은 클록속도가 마이크로프로세서와 동기화되어 있는 DRAM의 다양한 종류를 모두 일컫는다. 클록속도의 동기화는 주어진 시간 내에 프로세서가 수행할 수 있는 명령어 개수를 증가시키는데 도움을 준다. SDRAM의 속도는 나노초를 쓰지 않고 메가헤르츠(MHz)로 나타낸다.

그런데 종래기술은 프로세서(110)와 인터페이스하는 메모리(120)를 단지 한 가지의 메모리, 즉 DRAM을 주로 사용하여 구현한다. 따라서 용량의 확장이 불가능하여 제품 개발시 추가되는 부가 기능을 서비스할 수가 없을 뿐만 아니라, 현재 PC에서 주로 사용되는 SDRAM에 비해 DRAM의 속도가 느리다.

또한, DRAM과의 인터페이스를 위해서는 GAL(Gate Array Logic)이나 매트릭스 디바이스를 사용하여 어드레스를 제어하여야 하기 때문에 제품 생산시 GAL에 어드레스를 입력하기 위한 추가 작업이 요구되는 단점이 있다.

본 고안은 상기와 같은 종래의 문제점을 해소하기 위해 창출된 것으로, 본 고안의 목적은 MPC860 마이크로프로세서를 사용한 통신 제품에서 SDRAM을 사용할 수 있도록 램 디바이스를 동기화하기에 적당하도록 한 프로세서보드의 램 디바이스 동기화 장치를 제공하는 것이다.

상기 목적을 달성하기 위한 본 고안의 프로세서보드의 램 디바이스 동기화 장치는, 디바이스 수량 핀과 디바이스 선택 핀을 읽어 램 디바이스의 수량과 종류를 인식하여 인터페이스하며, 상기 램 디바이스로 동기 클럭을 공급하는 프로세서부와; 상기 프로세서부에 동기되어 동작하면서 상기 프로세서부가 지정하는 어드레스 번지에 데이터를 저장하기 위한 램 디바이스부와; 상기 램 디바이스부의 종류에따라 가변적으로 어드레스를 제어하여 상기 프로세서부의 어드레스를 상기 램 디바이스로 연결시키기 위한 어드레스 제어부를 포함하는 것을 그 특징으로 한다.

도1은 종래기술에 따른 프로세서보드의 램 디바이스 동기화 블록도.

도2는 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치의 실시예.

도3은 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치에서 어드레스 제어부의 다른 실시예.

도4는 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치의 운용 흐름도.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : MPC860 프로세서 211, 212. 213 : 저항

214 : 커패시터 215 : 인버터

216 : 비드 220 : 디바이스 수량 핀

230 : 디바이스 선택 핀 240 : 어드레스 제어부

250, 260 : SDRAM 디바이스

이하, 첨부도면을 참조하여 본 고안에 따른 바람직한 실시예를 설명한다.

도2는 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치의 실시예이며, 도3은 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치에서 어드레스 제어부의 다른 실시예이며, 도4는 본 고안에 따른 프로세서보드의 램 디바이스 동기화 장치의 운용 흐름도이다.

본 실시예에서 프로세서는 종래의 ARM 계열 프로세서가 아니라, 최근 통신 제품에 범용으로 사용되는 MPC860 마이크로프로세서를 이용하여 구현한다. 그래서 프로세서(210)와 각기 다른 타입의 SDRAM 디바이스가 연결될 때 서로 동기를 맞추어서 데이터가 손실되지 않고 원하는 범위를 모두 서비스할 수 있도록 한다. MPC860 마이크로프로세서는 모토롤라사에 의해 제작된 프로세서군의 하나로서 통신 제품에 범용으로 사용하기에 적당한 프로세서이다.

따라서 본 실시예는 도2에 도시된 바와 같이, MPC860 프로세서(210)로 프로세서부를 구현하며, SDRAM 디바이스(250)(260)로 램 디바이스부를 구현한다. 여기서 SDRAM 디바이스(250)(260)는 각기 다른 타입(64M비트, 128M비트, 256M비트 등)을 사용하는 것이 가능하다. MPC860 프로세서(210)에서 동기화를 위해 SDRAM(250)(260)로 공급되는 클럭은 40MHz이다.

더불어 각 SDRAM(250)(260)과 MPC860 프로세서(210)의 메인 클럭간 동기를맞추고 전자파를 줄이기 위해서 다수단의 저항 R1(211)/R2(212)/R3(213), 정전용량을 조정하기 위한 커패시터(214), 클럭의 위상을 천이시키는 인버터(215), 그리고 인덕턴스로 작용하는 비드(Bead)인 FB(216) 등을 더 구비한다.

다른 타입의 SDRAM 디바이스들(250)(260)을 사용하고자 할 경우, 어드레스 제어부(240)를 이용하여 각 램 디바이스(250)(260)에 적합한 어드레스가 연결되도록 한다. 그리고 MPC860 프로세서(210)에서 SDRAM 디바이스(250)(260)로 나머지 필요한 신호들을 연결한다. 예를 들면, GPL(General Purpose Line) 1~3을 사용하여 SDRAM(250)(260)에서 필요한 RAS(Row Address, 상위 어드레스에 해당함), CAS(Column Address, 하위 어드레스에 해당함), WE(Write Address) 신호를 MPC860 프로세서(210)의 내부 레지스터로 세팅하여 타이밍을 만들어 준다.

이때 디바이스 선택 핀(230)이 '00'이면, MPC860 프로세서(210)는 64M가 연결된 것으로 간주한다. 이 선택 핀(230)이 '01'이면 128M로 보고, '10'이면 256M로 본다.

한편, 디바이스 수량 핀(220)은 단일 비트로 나타내며, 그 값이 '0'이면 디바이스가 2EA이고 '1'이면 4EA로 본다.

서로 다른 타입의 SDRAM 디바이스(250)(260)가 사용되는 경우에는 어드레스 제어부(240)의 기능이 가변되는데, 도2에는 64M 비트의 SDRAM 디바이스 사용시 어드레스 제어부(240)의 구현예가 도시되어 있고, 도3의 (a) 및 (b)는 각각 128M 비트와 256M 비트의 SDRAM 디바이스 사용시 어드레스 제어부(240)의 구현예가 도시되어 있다.

이처럼 MPC860 프로세서(210)와 SDRAM 디바이스(250)(260)가 서로 연결되는데, 그 연결 관계를 보다 상세히 살펴보면 다음과 같다. 여기서는 SDRAM 디바이스가 SDRAM 디바이스1(250)과 SDRAM 디바이스2(260)로 이루어진다고 가정한다.

우선, MPC860 프로세서(210)와 SDRAM 디바이스간 연결상태를 보면, 칩선택 신호 CS(Chip Select)와 MPC860 프로세서(210)의 어드레스 A29~A20이 SDRAM 디바이스1(250) 및 SDRAM 디바이스2(260)의 어드레스 A0~A9에 각각 연결되어야 한다.

SDRAM은 16비트 디바이스이므로 MPC860 프로세서(210)의 데이터 D1~D15는 SDRAM 디바이스1(250)에 연결되고, 데이터 D16~D31은 SDRAM 디바이스2(260)에 연결시킨다.

그리고 프로세서 내부의 UPM(User Program Machine) 테이블을 사용하여 RAS, CAS, WE 신호의 타이밍을 만들어 준다. 이때 각기 다른 타입의 SDRAM 디바이스(250)(260)가 모두 동일한 타이밍을 사용하여야 한다. UPM 테이블은 32비트 64행렬로 구성된다.

제어신호 CTL0, CTL1을 사용하여 어드레스 제어부(240)를 제어하게 되는데, CTL0 및 CTL1의 비트 시퀀스가 '00'이면 64M 비트의 SDRAM 디바이스(250)(260)를 연결하여 사용할 수 있도록 하고, '01'이면 128M 비트의 SDRAM 디바이스(250)(260)를 사용할 수 있도록 하며, '10'이면 256M 비트의 SDRAM 디바이스(250)(260)를 사용할 수 있게 한다. 한편, 제어신호에서 조합 가능한 비트 시퀀스인 '11'은 사용하지 않고 용량 확장을 위하여 예비된 상태(Reserved)로 남겨 둔다.

64M 비트와 128M 비트는 용량이 2배이므로 128M 비트의 경우에는 어드레스제어부(240)의 어드레스가 64M 비트보다 1개 더 연결되도록 해야 하며, 동일한 체계를 적용하여 256M 비트에는 64 비트에 비해 2개가 더 연결되어야 한다.

또한, 각 타입의 가장 상위 어드레스인 0번 뱅크 BANK0과 1번 뱅크 BANK1도 적정하게 각각의 SDRAM 디바이스(250)(260)에에 연결되도록 하여야 한다.

만약 256M 비트의 램 디바이스를 사용한다면, MPC860 프로세서(210)의 가장 상위 어드레스인 AA6가 어드레스 제어부(240, 도3의 (b) 참조)의 SD_A12라는 핀으로 연결되어져 추가된 하나의 어드레스 역할을 할 수 있어야 한다.

64M, 128M, 및 256M 비트의 SDRAM 디바이스(250)(260)는 동일한54핀 칩이며, 오로지 256M의 경우에만 Pin#36이 SD_A12의 어드레스 역할을 한다.

바이트 선택 핀 BSA0~3은 각각의 데이터를 선택하는데 사용된다. 예를 들어, MPC860 프로세서(210)의 BSA0은 데이터 D0~7을 선택할 때 사용하며, BSA1은 D8~15, BSA2는 D16~23, 그리고 BSA3은 D24~31을 선택한다.

MPC860 프로세서(210)와 SDRAM 디바이스(250)(260)의 동기화시 가장 중요한 것이 클럭이다. 이때 각 타입마다 SDRAM 디바이스의 메모리의 용량이 다르므로 전류소모량도 다르다. 64M 비트일 경우에는 전류 소모량이 가장 적으므로 커패시터 C1(214)을 적정 상태인 20pF로 설정하고, 128M 비트일 경우에는 C1(214)을 10pF로 설정하며, 256M 비트일 경우에는 전류 소모량이 가장 크므로 타이밍을 동기화시키기 위하여 C1(214)을 조립하지 않고 비조립 상태로 둔다.

더불어 전자파의 발생을 줄이기 위해서 비드 FB(216)를 사용하며, 클럭의 위상을 동기화시키기 위하여 인버터(215)를 사용한다.

이러한 방식으로 상호 연결된 MPC860 프로세서(210)와 SDRAM 디바이스(250)(260)간의 연관 동작은 도4에 도시된 바와 같은 흐름을 따른다.

먼저, MPC860 프로세서(210)는 64M 비트의 SDRAM 디바이스1(250) 및 동일 비트의 SDRAM 디바이스(260)가 연결된다고 하자. 64M 비트의 SDRAM 디바이스 칩은 12행x8열의 어드레스를 갖는 구조이다(S410).

2개의 SDRAM 디바이스(250)(260)가 조립되어질 때 커패시터 C1(214)은 20pF으로 세팅한다(S240~S430).

MPC860 프로세서(210)는 전원이 인입될 때 가장 먼저 디바이스 선택 핀(230)과 디바이스 수량 핀(220)을 읽는다. 보통 디바이스 선택 핀(230) 및 디바이스 수량 핀(220)은 저항을 가지고 +5V와 접지(Ground)에 연결된다. 예를 들어 디바이스 선택 핀(230)이 '00'이면 CTL0 및 CTL1에 '00'을 쓴 다음에 디바이스 수량 핀(220)을 읽게 되며, 디바이스 선택 핀(230)이 '00'이 아니면 128M 비트의 SDRAM 디바이스(250)(260)를 조립하고 10pF의 C1(214)을 조립한 다음에 CTL0 및 CTL1에 '01'을 쓰면 된다(S450~S454).

64M 비트인 경우를 설명하면, MPC860 프로세서(210)는 CTL0 및 CTL1을 통해 '00'을 출력하여 어드레스 제어부(240)의 AA8, AA9, AA10이 SDRAM 디바이스(250)(260)의 Bank1, Bank0, A11에 각각 연결되도록 한다.

MPC860 프로세서(210)가 MAMR(Machine A Mode Register) 레지스터에 대해 Amx=000으로 세팅하고 G0CLx=001(GPL0가 A11의 역할을 함)로 세팅하면, MPC860 프로세서(210)의 다중화된 핀에 의해서 8개의 열 어드레스인 A29~A22와 12개의 행 어드레스인 A21~A10까지 다중화된 핀을 사용할 수 있게 된다. 여기서 MAMR은 '9C822111'과 같은 롱 워드 형식이며, Amx는 MAMR 레지스터에 포함된 비트로 어드레스 다중화를 결정하기 위한 것이uf.

이렇게 하여 어드레스는 A29~A8까지 사용할 수 있으며, 32비트 구조이므로 실제로는 A31~A8까지의 총 64M 비트(8M 바이트)x2디바이스일 때에 16M 바이트(=8M 바이트*2)를 사용할 수 있게 된다.

만약 128M 비트라면, CTL0 및 CTL1에 '01'을 써서 AA7, AA8, 및 AA9가 각각 SDRAM 디바이스(250)(260)의 Bank1, Bank0, 및 AA11에 연결되게 한다. 그러면 MAMAR 레지스터에 대해 Amx=001로 세팅하고 G0CLx=010(GPL0가 A10의 역할을 함)로 세팅하여 9개의 열 어드레스인 A29~A21과 12개의 행 어드레스인 A20~A9까지 다중화된 핀을 사용할 수 있게 된다.

더불어 256M 비트인 경우라면, CTL0 및 CTL1에 '10'을 써서 AA7, AA8, 및 AA9가 각각 SDRAM 디바이스(250)(260)의 Bank0, SD_A12, 및 AA11의 역할을 하게 하고, 추가적으로 AA6가 Bank1의 역할을 하도록 한다.

또한, MPC860 프로세서(210)에서 다른 메모리 뱅크, 즉 CS1을 써서 또 다른 2개의 64M 비트 디바이스 2개를 추가로 사용할 수 있다. 이는 MPC860 프로세서(210)가 디바이스 수량 핀을 읽어보아 어드레스 범위를 세팅함으로써 달성된다.

즉, 디바이스 수량 핀(220)을 읽는 경우, 그 값이 '0'이면 MPC860 프로세서(210)는 2개의 램 디바이스에 해당하는 만큼의 어드레스 영역을 확보하고,그 값이 '1'이면 MPC860 프로세서(210)는 4개의 램 디바이스에 해당하는 만큼의 어드레스 영역을 확보한다(S460~S462).

따라서 64M비트*2EA, 64M비트*4EA, 128M비트*2EA, 128M비트*4EA, 256M비트*2EA, 256M비트*4EA 등의 다양한 조합이 가능하게 되며, 사용자가 원하는 용량의 메모리 확장이 용이하게 된다.

레지스터 세팅이 이루어진 후에는 각 SDRAM 디바이스(250)(260)가 연결됨에 따라 어떻게 MPC860 프로세서(210)의 내부 레지스터를 세팅할 것인지를 알려준다. 이때 각각 다른 타입의 SDRAM 디바이스(250)(260)가 연결되면, 그에 맞도록 MPC860 프로세서(210)와 SDRAM 디바이스(250)(260)의 클럭을 동기시키기 위하여 커패시터 C1(214)의 정전용량을 적정하게 설정하여 조립되어진다.

이러한 모든 하드웨어적인 연결이 완료되면, 프로세서 내부의 SDRAM UPM 테이블을 세팅하여 원하는 타이밍이 만들어지도록 한다. 예를 들면, CS, BSA, GPL0, RAS, CAS, WE 등의 타이밍을 맞춘다.

위와 같은 일련의 과정을 거치면, MPC860 프로세서(210)는 MMAR 값을 확인한 후 시행하여 64M 비트의 SDRAM 디바이스1(250)과 SDRAM 디바이스2(260)의 메모리를 자유롭게 읽고 쓸 수 있게 된다(S470~S480).

이처럼 본 실시예는 MPC860 마이크로프로세서를 사용한 통신 제품에서 메모리로 SDRAM을 사용할 수 있게 하며, 사용자가 메모리를 확장하고자 할 경우에는 몇 가지의 간단한 세팅으로 용량 확장이 가능하게 되고, 디바이스 수량 및 종류를 유동성 있게 확장할 수 있게 된다.

이상 설명한 실시예는 본 고안의 다양한 변화, 변경 및 균등물의 범위에 속한다. 따라서 실시예에 대한 기재내용으로 본 고안이 한정되지 않는다.

본 고안의 프로세서보드의 램 디바이스 동기화 장치에 따르면 다음과 같은 효과가 있다.

우선, 여러 가지 다른 타입의 디바이스 및 수량을 증가하여 쓸 수 있으며, SDRAM 메모리의 용량을 자유롭게 확장 및 축소할 수 있게 되고, 메모리의 변경이 용이하므로 SDRAM을 사용하는 경우에는 MPC860을 사용한 시스템의 처리속도를 향상시킬 수 있게 된다.

더불어 프로세서와 SDRAM과의 클럭 동기화가 편리하고, 이러한 동기화에 기반하여 SDRAM의 정확한 제어가 가능하게 되며, 고속 클럭에서 발생되는 전자파를 줄일 수 있다.

또한, SDRAM과 어드레스 제어 칩을 사용하여 모듈화된 보드를 만들기가 편리하며, 이를 응용하여 필요시 개인 PC에서 적용할 수도 있다.

이처럼 메모리의 용량 확장이 용이하므로 통신 제품에 적용하게 되면, 메모리 용량을 차지하는 응용 프로그램 등을 부담없이 개발하여 해당 제품에 적재함으로써 통신 제품의 기능 확대가 용이하게 되는 장점이 있다.

Claims (4)

1. 디바이스 수량 핀과 디바이스 선택 핀을 읽어 램 디바이스의 수량과 종류를 인식하여 인터페이스하며, 상기 램 디바이스로 동기 클럭을 공급하는 프로세서부와;

   상기 프로세서부에 동기되어 동작하면서 상기 프로세서부가 지정하는 어드레스 번지에 데이터를 저장하기 위한 램 디바이스부와;

   상기 램 디바이스부의 종류에 따라 가변적으로 어드레스를 제어하여 상기 프로세서부의 어드레스를 상기 램 디바이스로 연결시키기 위한 어드레스 제어부를 포함하는 것을 특징으로 하는 프로세서보드의 램 디바이스 동기화 장치.
2. 제 1항에 있어서,

   상기 램 디바이스부는 다수개의 SDRAM 디바이스를 포함하여 이루어지며, 상기 디바이스 수량 핀과 디바이스 선택 핀은 상기 SDRAM 디바이스의 수량과 종류를 각각 나타내고, 상기 프로세서부는 상기 SDRAM 디바이스의 종류에 따라 상기 어드레스 제어부를 제어하여 상기 SDRAM 디바이스의 용량에 해당하는 만큼의 어드레스로 연결시키는 것을 특징으로 하는 프로세서보드의 램 디바이스 동기화 장치.
3. 제 2항에 있어서,

   상기 각 SDRAM 디바이스의 종류가 용량에 따라 64M 비트, 128M 비트, 및256M 비트로 각각 구분되는 경우, 상기 프로세서부에서 상기 각 SDRAM 디바이스로 클럭을 공급하는 경로상에 다수단의 직렬 저항과 종단 저항, 커패시터, 및 인버터를 구비하고, 상기 커패시터의 정전용량을 상기 SDRAM 디바이스의 용량 64M 비트와 128M 비트에 대응하여 20pF 및 10pF로 설정하며 256M 비트에 대응하여서는 상기 커패시터를 연결하지 않는 것을 특징으로 하는 프로세서보드의 램 디바이스 동기화 장치.
4. 제 2항에 있어서,

   상기 프로세서부에서 상기 각 SDRAM 디바이스로 클럭을 공급하는 경로상에 비드를 더 구비하여 고속 클럭에서 발생되는 전자파를 차단하는 것을 특징으로 하는 프로세서보드의 램 디바이스 동기화 장치.