KR200234455Y1 - Sync signal generator - Google Patents
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Abstract
본 고안은 동기 신호 발생기에 관한 것으로, 현재 엠-팩을 이용한 제품들이 다량 출시되고 있으며, 각 제품들에서는 자신들의 특성에 맞는 신호를 발생시키기 위하여 엠-팩 신호를 응용하여 사용하고 있는데, 상기와 같이 엠-팩 신호를 응용하여 동기 신호를 발생시키는 동기 신호 발생기를 구현하였다.The present invention relates to a synchronous signal generator, and a lot of products using the M-Pak are currently released, and each product uses the M-Pak signal in order to generate a signal suitable for their characteristics. Likewise, the synchronization signal generator for generating the synchronization signal is implemented by applying the M-pack signal.
Description
제1도는 본 고안의 구성을 보여주는 블럭도이다.1 is a block diagram showing the configuration of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 동기 신호 검출부 2 : 카운터1: Sync signal detector 2: Counter
3 : 제1래치 4 : 카운트 판단부3: first latch 4: count determination unit
5 : 제1오아 연산부 6 : 제2오아 연산부5: first orphan calculator 6: second orphan calculator
7 : 상태 판단부 8 : 제2래치7: state determination unit 8: the second latch
9 : 동기 신호 발생부9: Sync signal generator
본 고안은 동기 신호 발생기에 관한 것으로, 특히, 현재 많이 사용하고 있는 엠-팩 신호를 응용시킬 때 필요로 하는 동기 신호를 발생시키는 동기 신호 발생기에 관한 것이다.The present invention relates to a synchronous signal generator, and more particularly, to a synchronous signal generator for generating a synchronous signal required when applying an M-pack signal that is currently used a lot.
현재 엠-팩을 이용한 제품들이 다량 출시되고 있으며, 각 제품들에서는 자신들의 특성에 맞는 신호를 발생시키기 위하여 엠-팩 신호를 응용하여 사용하고 있는데, 상기와 같이 엠-팩 신호를 응용시키기 위해서는 동기 신호가 필요하다.Currently, a lot of products using M-Pak are released, and each product uses M-Pak signal to generate a signal suitable for their characteristics. In order to apply the M-Pak signal as described above, I need a signal.
본 고안은 상기와 같이 엠-팩 신호를 응용할 때 필요가 되는 동기 신호를 발생시키는 동기 신호 발생기를 구현함을 목적으로 한다.An object of the present invention is to implement a synchronization signal generator for generating a synchronization signal required when applying the M-pack signal as described above.
즉, 입력되는 데이타의 동기 바이트 데이타 여부를 검출하여 그 결과값을 출력하는 동기 신호 검출부(1)와, 데이타 인에이블 신호를 입력받아 카운팅하여 그 결과 값을 출력하는 카운터(2)와, 동기 신호 검출부(1)에서 출력되는 신호를 입력받아 래치시켜 출력하는 제 1 래치(3)와, 카운터(2)의 결과값을 입력받아 입력받은 결과값에 의해 제어 신호를 출력하는 카운트 판단부(4)와, 동기 신호 검출부(1)에서 출력되는 신호를 입력받아 현 상태를 판단하는 상태 판단부(7)와, 상태 판단부(7)에서 출력되는 신호와 카운트 판단부(4)에서 출력되는 신호를 입력받아 오아 연산하여 그 결과 값으로 카운터(2)를 제어하는 제 1 오아 연산부(5)와, 상태 판단부(7)에서 출력되는 신호를 입력받아 래치시켜 출력하는 제 2 래치(8)와, 상기 제 1 래치(3)와 카운트 판단부(4)와 제 2 래치(8)와 상태 판단부(7)에서 출력되는 신호들을 입력받아 동기 신호를 발생시키는 동기 신호 발생부(9) 및, 동기 신호 발생부(9)에서 출력되는 신호와 상태 판단부(7)에서 출력되는 신호를 입력받아 오아 연산하여 그 결과값으로 상태 판단부(7)를 제어하는 제 2오아 연산부(6) 등으로 구성되는 동기 신호 발생기를 구현하였다.That is, the synchronization signal detection unit 1 which detects whether or not the synchronization data of the input data is output and outputs the result value, the counter 2 which receives and counts the data enable signal and outputs the result value, and the synchronization signal A first latch 3 for receiving and latching a signal output from the detector 1 and outputting the latch; a count determination unit 4 for receiving a result value of the counter 2 and outputting a control signal based on the received result value; And a state determination unit 7 for receiving a signal output from the synchronization signal detection unit 1 to determine the current state, a signal output from the state determination unit 7 and a signal output from the count determination unit 4. A first or second arithmetic operation unit 5 which receives the input or arithmetic operation and controls the counter 2 with the resultant value, a second latch 8 that receives and latches a signal output from the state determination unit 7, and The first latch 3, the count determiner 4, and the second 9 and a signal determining unit 7 for generating a synchronization signal and a signal and state determination unit 7 outputted from the synchronization signal generating unit 9. A synchronization signal generator including a second OR operation unit 6 for receiving a signal output from the OR operation and controlling the state determination unit 7 as a result value is implemented.
이하 도면을 참조하여 상세히 설명하면 아래와 같다.When described in detail with reference to the drawings as follows.
제1도는 본 고안의 구성을 보여주는 블럭도로, 입력되는 데이타가 동기 바이트 데이타인지를 검출하여 그 결과값을 출력하는 동기 신호 검출부(1)와, 테이타 인에이블 신호를 입력받아 카운팅하여 그 결과값을 출력하는 카운터(2)와, 동기 신호 검출부(1)에서 출력되는 신호를 입력받아 래치시켜 출력하는 제 1 래치(3)와, 카운터(2)의 결과값을 입력받아 입력받은 결과값에 의해 제어 신호를 출력하는 카운트 판단부(4)와, 동기 신호 검출부(1)에서 출력되는 신호를 입력받아 현 상태를 판단하는 상태 판단부(7)와, 상태 판단부(7)에서 출력되는 신호와 카운트 판단부(4)에서 출력되는 신호를 입력받아 오아 연산하여 그 결과값으로 카운터(2)를 제어하는 제 1 오아 연산부(5)와, 상태 판단부(7)에서 출력되는 신호를 입력받아 래치시켜 출력하는 제 2 래치(8)와, 상기 제 1 래치(3)와 카운트 판단부(4)와 제 2 래치(8)와 상태 판단부(7)에서 출력되는 신호들을 입력받아 동기 신호를 발생시키는 등기 신호 발생부(9) 및, 동기 신호 발생부(9)에서 출력되는 신호와 상태 판단부(7)에서 출력되는 신호를 입력 받아 오아 연산하여 그 결과값으로 상태 판단부(7)를 제어하는 제 2 오아 연산부(6)로 구성된다.1 is a block diagram showing the construction of the present invention. The synchronization signal detection unit 1 detects whether input data is synchronization byte data and outputs a result value, and receives and counts a data enable signal. Control by the counter 2 to output, the first latch 3 to receive and latch the signal output from the synchronization signal detection unit 1, and to output the result of the counter 2 A count determination unit 4 for outputting a signal, a state determination unit 7 for receiving a signal output from the synchronization signal detection unit 1, and determining a current state, and a signal and count output from the state determination unit 7 The first or second arithmetic unit 5 which receives the signal output from the judging unit 4 and calibrates the result, and receives the signal output from the state judging unit 7 and latches The second latch 8 to be output, and A registered signal generator 9 for receiving signals output from the first latch 3, the count determination unit 4, the second latch 8, and the state determination unit 7 to generate a synchronization signal, and a synchronization signal; It is composed of a second orphan calculation unit 6 which receives the signal output from the generator 9 and the signal output from the state determination unit 7 and calculates the result, thereby controlling the state determination unit 7 with the resultant value.
상기 구성의 동작은 데이타가 동기 신호 검출부(1)로 입력되고, 데이타 인에이블 신호가 동기 신호 검출부(1)와 카운터(2)로 입력되면, 동기 신호 검출부(1)에서는 입력된 데이타가 동기 바이트 데이타인지를 검출하여 그 결과값을 제 1 래치(3)와 상태 판단부(7)로 출력하고, 카운터(2)에서는 입력되는 클럭 신호를 카운팅하여 카운트 판단부(4)로 출력하며, 제 1 래치(3)에서는 동기 신호 검출부(1)에서 출력된 신호를 입력받아 래치시켜 동기 신호 발생부(9)로 출력하고, 상태 판단부(7)에서는 동기 신 호 검출부(1)에서 출력된 신호를 입력받고 동기 신호 발생기에서 출력된 신호를 피드백 시킨 제 2오아 연산부(6)의 출력을 입력받아 현재 상태를 판단하여 그 결과 값을 제 1, 2오아 게이트와 제 2 래치(8)와 동기 신호 발생부(9)로 출력하며, 카운트 판단부(4)에서는 카운터(2)에서의 카운트 결과를 입력받아 판단하여 제어 신호를 제 1 오아 연산부(5)(5)와 동기 신호 발생부(9)로 출력하고, 제 1 오아 연산부(5)(5)는 카운트 판단부(4)에서 출력되는 신호와 상태 판단부(7)에서 출력되는 신호를 입력받아 오아 연산하여 카운터(2)로 출력함으로써 카운터(2)를 제어하며, 제 2오아 연산부(6)는 동기 신호 발생부(7)에서 출력된 신호와 상태 판단부(7)에서 출력된 신호를 입력 받아 오아 연산하여 상태 판단부(7)로 출력함으로써 상태 판단부(7)에서 현재 상태를 판단하는 자료를 제공하고, 제 2 래치(8)에서는 상태 판단부(7)에서 출력된 신호를 입력받아 래치시켜 동기 신호 발생부(9)로 출력하며, 동기 신호 발생부(9)에서는 제1, 2 래치와 카운터(2) 판단부와 상태 판단부(7)에서 입력되는 신호에 의해 동기 신호를 발생시킨다.In the operation of the above configuration, when data is input to the synchronization signal detection unit 1 and the data enable signal is input to the synchronization signal detection unit 1 and the counter 2, the synchronization signal detection unit 1 inputs the data into the synchronization byte. It detects whether the data is the data and outputs the result value to the first latch 3 and the state judging section 7, The counter 2 counts the input clock signal and outputs it to the count judging section 4, The latch 3 receives the signal output from the synchronization signal detection unit 1 and latches the signal output from the synchronization signal detection unit 1. The state determination unit 7 outputs the signal output from the synchronization signal detection unit 1. Receives the output of the second OR operation unit 6 receiving the input and feedback the signal output from the synchronization signal generator to determine the current state and the resultant value is generated with the first and second OR gates and the second latch 8 and the synchronization signal. Output to the unit 9, and the count determination unit 4 The count result of the counter 2 is received and judged, and the control signal is output to the first or second calculating unit 5 and 5 and the synchronization signal generating unit 9, and the first or second calculating unit 5 and 5 are counted. The counter 2 is controlled by receiving the signal output from the determination unit 4 and the signal output from the state determination unit 7, outputting the result to the counter 2, and outputting the counter 2 to the counter 2. By receiving the signal output from the signal generator 7 and the signal output from the state determining unit 7 and calculating and outputting the signal to the state determining unit 7, the state determining unit 7 determines the current state. The second latch 8 receives and latches a signal output from the state determination unit 7 and outputs the signal to the synchronization signal generator 9, and the synchronization signal generator 9 provides the first and second latches. The synchronization signal is generated by the signals input from the counter 2 determination unit and the state determination unit 7.
상기 동작의 일예를 설명하면 아래와 같다.An example of the operation is described below.
동기 신호 검출부(1)에서는 입력되는 데이타가 동기 바이트이면 동기 바이트 신호를 '1'로 셋팅하여 출력하고, 카운터(2)는 데이타 인에이블이 인가된 후 188을 카운트하며, 때문에 카운트 판단부(4)에서 판단한 카운트 결과가 '187'이나 상태 판단부(7)에서 출력된 첫번째 데이타가 '1'이면 카운터(2)가 리셋되고, 카운트 판단부(4)에 서는 카운터(2)의 결과값을 판단하여 그 값이 '0'이면 동기 신호 발생부(9)로 하이 신호를 출력하고, 카운터(2)의 결과 값이 '187'이면 제 1 오아 연산부(5)(5)로 하이 신호를 출력하며, 상태 판단부(7)에서는 로스트(LOST)와 겟(GET)의 2개의 상태를 가지고 있으며, 로스트 상태에서는 동기 바이트 신호가 '1'이면 상태를 겟으로 변환시키며 첫번째 신호를 '1'로 출력하고, 겟 상태에서는 동기 바이트 신호가 '0'이거나 첫번째 신호가 '0'이면(제 2오아 연산부(6)에서 연산) 로스트 상태로 변환되며, 상기에서 동기 바이트 신호는 동기 신호 발생부(9)에서 피드 백 된 신호이고, 동기 신호 발생부(9)에서는 상태 신호가 겟이며, 제 2 래치(8)의 출력이 '0'이고, 카운트 결과가 '0'이며, 제 1 래치(3)의 출력이 '1'일 때 동기 신호를 출력한다.If the input data is a sync byte, the sync signal detector 1 sets the sync byte signal to '1' and outputs the counter byte. The counter 2 counts 188 after the data enable is applied. If the count result determined in step 187 is '187' or the first data outputted from the state determining unit 7 is '1', the counter 2 is reset, and the count determining unit 4 resets the result value of the counter 2. If it is determined that the value is '0', the high signal is output to the synchronization signal generating unit 9, and if the result value of the counter 2 is '187', the high signal is output to the first OR operation unit 5 or 5. The state determining unit 7 has two states of lost and get. In the lost state, when the sync byte signal is '1', the state is converted into a get and the first signal is changed to '1'. If the sync byte signal is '0' or the first signal is '0' in the get state, 2) The synchronous byte signal is a signal fed back from the sync signal generator 9, and the sync signal generator 9 is a state signal. When the output of the second latch 8 is '0', the count result is '0', and the output of the first latch 3 is '1', the synchronization signal is output.
본 고안은 상기와 같은 동기 신호 발생기를 구현하여, 엠-팩을 이용한 제품들이 자신들의 특성에 맞는 신호를 발생시킬 때, 엠-팩 신호를 응용하여 사용할 수 있도록 하였다.The present invention implements the synchronous signal generator as described above, so that products using the M-Pak can be used by applying the M-Pak signal when generating a signal suitable for their characteristics.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960060901U KR200234455Y1 (en) | 1996-12-28 | 1996-12-28 | Sync signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960060901U KR200234455Y1 (en) | 1996-12-28 | 1996-12-28 | Sync signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980047744U KR19980047744U (en) | 1998-09-25 |
| KR200234455Y1 true KR200234455Y1 (en) | 2001-11-22 |
Family
ID=53999525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960060901U KR200234455Y1 (en) | 1996-12-28 | 1996-12-28 | Sync signal generator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200234455Y1 (en) |
-
1996
- 1996-12-28 KR KR2019960060901U patent/KR200234455Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980047744U (en) | 1998-09-25 |
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