KR200233389Y1

KR200233389Y1 - 파워검출회로

Info

Publication number: KR200233389Y1
Application number: KR2019980016035U
Authority: KR
Inventors: 김주현
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-08-26
Filing date: 1998-08-26
Publication date: 2001-10-25
Also published as: KR20000005269U

Abstract

본 고안은 파워검출 플래그를 기준전압 발생기에 피드백시켜서, 파워검출 플래그의 논리값에 따라 기준전압의 레벨이 가변 제어되도록 함으로써 전원전압의 변화에 따른 기준전압의 변화를 방지하여 충실한 파워검출 동작이 이루어지는 저소비전력의 파워검출회로를 제공하는데 그 목적이 있다.

이와 같은 목적의 본 고안은 기준전압 발생기와 증폭기, 버퍼, 피드백 회로를 포함하여 이루어진다. 기준전압 발생기는 전원전압과 출력단 사이에 연결되는 제 1 풀 업 트랜지스터와, 제 1 풀 업 트랜지스터와 병렬 연결되는 제 2 풀 업 트랜지스터를 포함하여 이루어진다. 증폭기는 기준전압 발생기의 출력을 기준전압으로 입력받고, 이 기준전압을 기준으로 하여 전원전압의 변화량을 증폭시킨다. 버퍼는 소정의 논리임계전압을 갖고, 증폭기의 출력 레벨에 따라 논리값 1 또는 논리값 0의 파워검출 플래그를 발생시킨다. 피드백 회로는 파워검출 플래그를 반전시켜서 제 2 풀 업 트랜지스터의 게이트를 스위칭한다.

Description

파워검출회로

본 고안은 파워검출회로에 관한 것으로, 전원전압이 일정레벨 이하로 내려가는 것을 검출하여 파워검출 플래그를 발생시키기 위한 파워검출회로에 관한 것이다.

전자회로에서 전원전압은 여러 가지 원인에 의해 목적하는 레벨보다 낮아지는 경우가 있다. 이렇게 되면 회로의 정상적인 동작을 보장할 수 없으므로 그만큼 신뢰도가 낮아진다. 따라서 전원전압이 일정레벨 이하로 내려가는 것을 검출하여 파워검출 플래그를 발생시키므로써, 전원전압의 레벨이 낮아짐으로써 발생할 수 있는 오동작을 미리 방지할 수 있게된다.

전원전압이 일정레벨 이하로 내려가는 것을 검출하여 파워검출 플래그를 발생시키기 위하여 파워검출회로를 사용하는데, 도 1에 종래의 파워검출회로의 블록도를 나타내었다.

도 1에서 기준전압 발생기(102)는 소정 레벨의 기준전압(104)을 발생시킨다. 이 기준전압(104)은 증폭기(106)에 입력되며, 증폭기(106)에서 출력되는 증폭신호(108)의 전압레벨을 결정하는 기준이 된다. 이 증폭기(106)는 일반적으로 차동증폭기를 사용하는데, 기준전압(104)을 기준으로 하여 전원전압의 변화량을 증폭시켜서 출력하는 것이다. 버퍼(110)는 일종의 슈미트 트리거 회로로서, 증폭기(106)에서 출력되는 증폭신호(108)를 입력받아 확실한 디지탈 논리레벨로 변환시켜서 출력한다. 이 버퍼(110)의 출력신호가 곧 파워검출 플래그(PFD)이다.

도 2는 종래의 파워검출회로의 동작특성을 나타낸 그래프이다.

도 2의 그래프에서 가로축과 세로축은 모두 전압을 나타내며, 전원전압(VDD)의 레벨이 표시되어 있다. 이 그래프에서 실선으로 표시된 기준전압(104)은 약간의 기울기를 갖는다. 이상적인 기준전압(204)은 전원전압(VDD)의 변화에 관계없이 항상 일정한 레벨을 갖지만, 실제의 기준전압(104)은 전원전압(VDD)의 레벨이 낮아짐에 따라 함께 낮아진다.

기준전압(104)의 레벨이 낮아짐에 따라 증폭기의 바이어스 전압(202) 역시 함께 낮아진다. 따라서 도 1의 증폭기(106)에서는 설계자가 의도하는 레벨보다 훨씬 낮은 레벨의 전원전압(VDD)을 로우레벨로 인식하게 되는 것이다.

예를 들면 최초에 설계자가 전원전압(VDD)이 2볼트 이하로 내려갈 때 파워검출 플래그를 발생시키고자 했다면 상술한 경우에는 2볼트보다 훨씬 아래로 내려가야만 파워검출 플래그가 발생하는 것이다. 이와 같은 파워검출회로는 본래의 목적을 충분히 달성하지 못하는 것이므로 신뢰할 수 없다.

뿐만 아니라, 증폭단에서 출력되는 증폭신호의 기울기가 매우 완만하기 때문에 전력소비가 증가하는 문제도 있다.

따라서 본 고안은 파워검출 플래그를 기준전압 발생기에 피드백시켜서, 파워검출 플래그의 논리값에 따라 기준전압의 레벨이 가변 제어되도록 함으로써 전원전압의 변화에 따른 기준전압의 변화를 방지하여 충실한 파워검출 동작이 이루어지는 저소비전력의 파워검출회로를 제공하는데 그 목적이 있다.

도 1은 종래의 파워검출회로를 나타낸 블록도.

도 2는 종래의 파워검출회로의 동작특성을 나타낸 그래프.

도 3은 본 고안에 따른 파워검출회로를 나타낸 블록도.

도 4는 본 고안에 따른 파워검출회로를 나타낸 회로도.

도 5는 본 고안에 따른 파워검출회로의 동작특성을 나타낸 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

102, 202 : 기준전압 발생기 104, 204 : 기준전압

106, 206 : 증폭기 108, 208 : 증폭신호

110, 210 : 버퍼 212 : 피드백 회로

/PFD_EN : 파워검출 인에이블 신호 PFD : 파워검출 플래그

이와 같이 이루어지는 본 고안의 바람직한 실시예를 도 3 내지 도 5를 참조하여 설명하면 다음과 같다.

도 3은 본 고안에 따른 파워검출회로를 나타낸 블록도이다.

기준전압 발생기(202)는 파워검출 인에이블 신호(/PFD_EN)에 의해 인에이블되어 소정 레벨의 기준전압(204)을 발생시킨다. 이 기준전압(204)은 증폭기(206)에 입력되며, 증폭기(206)에서 출력되는 증폭신호(208)의 전압레벨을 결정하는 기준이 된다. 이 증폭기(206)는 차동증폭기를 사용하는데, 기준전압(204)을 기준으로 하여 전원전압의 변화량을 증폭시켜서 출력하는 것이다. 버퍼(210)는 일종의 슈미트 트리거 회로로서, 증폭기(206)에서 출력되는 증폭신호(208)를 입력받아 확실한 디지탈 논리레벨로 변환시켜서 출력한다. 이 버퍼(210)의 출력신호가 곧 파워검출 플래그(PFD)이다. 파워검출 플래그(PFD)는 피드백 회로(212)를 통하여 기준전압 발생기(202)에 피드백된다.

도 4는 본 고안에 따른 파워검출회로를 나타낸 회로도이다.

전원전압(VDD) 단자와 출력단(N) 사이에는 제 1 풀 업 트랜지스터인 두 개의 피모스 트랜지스터(402)(404)가 직렬 연결된다. 피모스 트랜지스터(404)에는 제 2 풀 업 트랜지스터인 피모스 트랜지스터(410)가 병렬 연결된다. 이 가운데 직렬 연결된 두 개의 피모스 트랜지스터(402)(404)의 게이트는 파워검출 인에이블 신호(/PFD_EN)에 의해 제어되며, 병렬 연결된 피모스 트랜지스터(410)의 게이트는 이후 설명하게 될 피드백 회로(212)의 출력신호에 의해 제어된다. 이 피모스 트랜지스터(410)는 다른 피모스 트랜지스터(404)와 병렬로 연결되기 때문에 턴 온되는 경우에는 피모스 트랜지스터(404)의 풀 업 능력을 더욱 향상시킨다.

출력단(N)과 접지(VSS) 사이에는 다이오드 연결된 엔모스 트랜지스터(406)가 연결되는데, 이 엔모스 트랜지스터(406)는 정전압원의 역할을 한다. 이 엔모스 트랜지스터(406)와 병렬로 풀 다운 트랜지스터인 엔모스 트랜지스터(408)가 연결된다. 이 엔모스 트랜지스터(408)의 게이트는 상술한 파워검출 인에이블 신호(/PFD_EN)에 의해 제어된다.

파워검출 인에이블 신호(/PFD_EN)는 액티브 로우 신호이기 때문에, 파워검출모드가 아닌 동안에는 하이레벨로 되어 엔모스 트랜지스터(408)를 턴 온시켜서 출력단(N)의 기준전압(204)을 로우레벨로 끌어내린다. 반대로 파워검출모드인 동안에는 로우레벨로 되어 엔모스 트랜지스터(408)를 턴 오프시켜서 다이오드 연결된 엔모스 트랜지스터(406)에 의한 정전압이 출력단(N)에 기준전압(204)으로서 나타난다.

증폭기(206)는 기준전압 발생기(202)에서 출력되는 기준전압(204)을 입력받는데, 이 기준전압(204)을 기준으로 하여 전원전압(VDD)의 변화량을 반전 증폭시킨다. 즉, 전원전압(VDD)의 레벨이 기준전압(204)보다 조금이라도 낮아지면 그 값을 크게 높여서 출력하며, 반대로 조금이라도 높으면 그 값을 크게 낮추어 출력한다.

이와 같이 증폭기(206)에 의해 반전 증폭되어 출력되는 증폭신호(208)는 버퍼(210)에 의해 보다 확실한 디지탈 논리신호로 변환되어 출력된다. 이 버퍼(210)의 출력신호가 곧 파워검출 플래그(PFD)이다.

파워검출 플래그(PFD)는 인버터로 구성되는 피드백 회로(212)를 통하여 상술한 기준전압 발생기(202)의 피모스 트랜지스터(410)의 게이트에 전달된다. 만약 파워검출 플래그(PFD)의 논리값이 1이면 피모스 트랜지스터(410)는 턴 온되고, 반대로 논리값이 0이면 턴 오프된다.

결과적으로, 전원전압(VDD)이 기준전압(204)보다 높아져서 논리값 0의 파워검출 플래그(PFD)가 발생하면 기준전압 발생기(202)의 피모스 트랜지스터(410)가 턴 온되지 않아 일반적인 레벨의 기준전압(204)이 발생한다.

그러나 전원전압(VDD)이 기준전압(204)보다 낮아져서 논리값 1의 파워검출 플래그(PFD)가 발생하면 기준전압 발생기(202)의 피모스 트랜지스터(410)가 턴 온되어 일반적인 레벨보다 높은 기준전압(204)이 발생하게된다.

즉, 파워검출 플래그(PFD)가 피드백 회로(212)를 통하여 기준전압 발생기(202)에 네가티브 피드백(negative feedback)됨으로써 기준전압(204)의 변화를 상쇄시키는 것이다.

도 5는 상술한 바와 같은 본 고안에 따른 파워검출회로의 동작특성을 나타낸 그래프이다. 도 5에서 기준전압(204)을 보면, 전원전압(VDD)이 검출레벨 이상이면 증폭기의 바이어스 전압(502)보다 낮아져서 그만큼 증폭기의 기준전압 레벨을 낮추는 것이 된다. 반대로 전원전압(VDD)이 검출레벨 이하이면 증폭기의 바이어스 전압(502)보다 높아져서 그만큼 증폭기의 기준전압 레벨을 높이는 것이 된다.

따라서 증폭기는 전원전압(VDD)의 변화량에 영향을 받지 않고, 검출레벨을 중심으로 하는 더욱 확실한 하이레벨 또는 로우레벨의 증폭신호(208)를 발생시킬 수 있는 것이다.

따라서 본 고안은 파워검출 플래그를 기준전압 발생기에 피드백시켜서, 파워검출 플래그의 논리값에 따라 기준전압의 레벨이 가변 제어되도록 함으로써 전원전압의 변화에 따른 기준전압의 변화를 방지하여 충실한 파워검출 동작이 이루어지는 저소비전력의 파워검출회로를 제공한다.

Claims

전원전압과 출력단 사이에 연결되는 제 1 풀 업 트랜지스터(402,404)와; 상기 제 1 풀 업 트랜지스터(402,404)와 병렬 연결되는 제 2 풀 업 트랜지스터(410)를 포함하여 이루어지는 기준전압 발생기(202)와; 상기 기준전압 발생기(202)의 출력을 기준전압으로 입력받고, 상기 기준전압을 기준으로 하여 전원전압의 변화량을 증폭시키는 증폭기(206)와; 소정의 논리임계전압을 갖고, 상기 증폭기의 출력 레벨에 따라 논리값 1 또는 논리값 0의 파워검출 플래그를 발생시키는 버퍼(210)가 구비된 파워 검출회로에 있어서,

상기 버퍼(210)에서 출력되는 파워검출 플래그(PFD)를 반전시켜서 상기 제 2 풀 업 트랜지스터(410)의 게이트를 스위칭하도록 구성된 피드백 회로(212)를 포함하는 파워검출회로.