KR200217017Y1 - Apparatus for Reset and Release Signal Generation - Google Patents
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Abstract
본 고안은 리셋 생성부가 생성한 리셋 신호를 플립플롭(Flip-Flop)의 프리셋 (Preset) 단자로 피드백(Feed-back)함으로써, 리셋 해제 명령 없이 리셋 명령만으로 리셋 신호 및 리셋 해제 신호를 생성할 수 있도록 한 리셋 신호 및 리셋 해제 신호 생성 장치에 관한 것이다.The present invention feeds back a reset signal generated by the reset generator to a preset terminal of a flip-flop, thereby generating a reset signal and a reset cancel signal using only a reset command without a reset cancel command. The present invention relates to an apparatus for generating a reset signal and a reset release signal.
D 플립플롭을 이용하는 종래의 방법은 리셋 신호와 리셋 해제 신호를 생성하기 위해서 두가지 명령(리셋 명령 및 리셋 해제 명령)이 필요하기 때문에 CPU 등의 프로세서가 리셋 명령을 전송한 후에 어떠한 장애에 의하여 리셋 해제 명령을 전송하지 못한 경우 시스템이 계속 리셋 상태에 머물러 있어서 정상 동작 할 수 없게 되는 등의 문제가 발생할 수 있다.The conventional method using the D flip-flop requires two instructions (reset instruction and reset release instruction) to generate a reset signal and a reset release signal. Failure to send a command can cause problems such as the system staying in a reset state, preventing normal operation.
본 고안은 시스템 내에 구비된 CPU 등과 같은 프로세서가 리셋 명령을 하면, 리셋 신호 생성부에서 시스템을 리셋 하기 위한 리셋 신호와 시스템의 리셋 상태를 해제하기 위한 리셋 해제 신호를 자동으로 생성할 수 있도록 함으로써, 시스템이 계속하여 리셋 상태에 머물러 있는 문제를 해결하고, 프로세서는 리셋명령을 한 후에 또 다른 프로세스를 수행할 수 있도록 한다.According to the present invention, when a processor such as a CPU provided in the system issues a reset command, the reset signal generation unit may automatically generate a reset signal for resetting the system and a reset release signal for releasing the reset state of the system. The problem is that the system continues to stay in the reset state, and the processor allows another process to run after a reset command.
Description
본 고안은 리셋 신호 및 리셋 해제 신호 생성 장치에 관한 것으로 특히, 리셋 생성부가 생성한 리셋 신호를 플립플롭(Flip-Flop)의 프리셋(Preset)단자로 피드백(Feed-back)함으로써, 리셋 해제 명령 없이 리셋 명령만으로 리셋 신호 및 리셋 해제 신호를 생성할 수 있도록 한 리셋 신호 및 리셋 해제 신호 생성 장치에 관한 것이다.The present invention relates to a device for generating a reset signal and a reset release signal, and in particular, by feeding back the reset signal generated by the reset generator to a preset terminal of a flip-flop, without a reset release command. The present invention relates to a reset signal and a reset release signal generating device capable of generating a reset signal and a reset release signal only by a reset command.
일반적으로 시스템은 시스템에 구비된 하드웨어(Hardware)나 펌웨어 (Firmware) 등을 리셋하거나 리셋 해제 하기 위한 리셋 칩셋을 구비하고 있어서, 시스템에 구비된 프로세서가 생성한 리셋 명령 신호 또는 리셋 해제 명령 신호에 일정한 조작을 가하여 상기 리셋 칩셋에게 전송하여 주면, 리셋 칩셋이 시스템을 리셋 하기 위한 리셋 신호 또는 리셋 상태를 해제하기 위한 리셋 해제 신호를 생성함으로써 시스템을 리셋 또는 리셋 해제한다.In general, the system includes a reset chipset for resetting or resetting the hardware or firmware included in the system, and is consistent with a reset command signal or a reset release command signal generated by a processor included in the system. When an operation is made and transmitted to the reset chipset, the reset chipset resets or resets the system by generating a reset signal for resetting the system or a reset release signal for releasing the reset state.
종래의 리셋 신호 또는 리셋 해제 신호 생성 장치를 첨부한 도면을 참조하여 상세히 설명한다.A conventional reset signal or reset release signal generating device will be described in detail with reference to the accompanying drawings.
먼저 도 1에 도시된 종래의 리셋 생성 장치는 리셋 제어부(100)와 리셋 신호 생성부(200)로 구성되며, 리셋 제어부(100)는 CPU(110)와 D 플립플롭(120)을 구비하여 이루어진다.First, the conventional reset generator illustrated in FIG. 1 includes a reset controller 100 and a reset signal generator 200. The reset controller 100 includes a CPU 110 and a D flip-flop 120. .
리셋 제어부(100)는 리셋 신호 생성부(200)를 제어하여 리셋 신호 또는 리셋 해제 신호를 생성하도록 하기 위하여 리셋제어 신호를 생성한다. 즉, 리셋 제어부 (100)를 구성하는 CPU(110)는 리셋 명령 또는 리셋 해제 명령과 동기용 클럭 신호를 D 플립플롭(120)에게 전송해 주고, D 플립플롭(120)은 CPU(110)가 전송한 신호들을 수신하여 리셋제어 신호를 생성한다.The reset controller 100 generates a reset control signal to control the reset signal generator 200 to generate a reset signal or a reset release signal. That is, the CPU 110 constituting the reset control unit 100 transmits a reset command or a reset release command and a clock signal for synchronization to the D flip-flop 120, and the D flip-flop 120 is connected to the CPU 110. Receives the transmitted signals and generates a reset control signal.
리셋 신호 생성부(200)는 리셋 제어부(100)가 생성하여 전송해 준 상기 리셋제어 신호를 수신하여 리셋 신호 및 리셋 해제 신호를 생성하는데, 상기 리셋 신호를 생성하기 위해서는 제어부(100)로부터 전송되는 리셋제어 신호가 리셋인식 시간 동안 일정한 레벨을 유지하여야 하며, 상기 리셋 해제 신호를 생성하기 위해서는 상기 리셋제어 신호 생성시와는 반대 레벨의 리셋제어 신호가 리셋해제인식 시간 동안 유지되어야 한다. 예를 들어, 미국 달라스 (Dallas)사가 제조하는 DS1232라는 리셋 생성 부품은 250㎳ 동안 로우(Low) 레벨을 유지하는 리셋제어 신호를 수신한 후에 리셋 신호를 생성하며, 하이(High) 레벨을 유지하는 리셋제어 신호가 수신되면 200㎳ 동안 리셋을 유지한 후 리셋 해제 신호를 생성한다.The reset signal generator 200 receives the reset control signal generated and transmitted by the reset controller 100 to generate a reset signal and a reset release signal. The reset signal generator 200 is transmitted from the controller 100 to generate the reset signal. The reset control signal must maintain a constant level during the reset recognition time, and in order to generate the reset release signal, a reset control signal having a level opposite to that of the reset control signal generation must be maintained for the reset release recognition time. For example, the DS1232, a reset generation component manufactured by Dallas, USA, generates a reset signal after receiving a reset control signal that maintains a low level for 250 microseconds, and maintains a high level. When the reset control signal is received, the reset is maintained for 200 ms and then a reset release signal is generated.
첨부한 도면 도 2의 타이밍도를 참조하여 상기한 종래의 리셋 신호 또는 리셋 해제 신호 생성 방법을 보다 상세히 설명한다.The conventional method for generating a reset signal or a reset release signal will be described in more detail with reference to the timing diagram of FIG. 2.
먼저, 시스템을 리셋하고자 하는 경우, CPU(110)가 로우 레벨의 리셋 명령 신호와 클럭 신호를 D 플립플롭(120)으로 전송하면, 상기 D 플립플롭(120)은 클럭 신호의 상승 에지에 동기되어 로우 레벨 리셋제어 신호를 생성한다.First, when the system 110 is to be reset, when the CPU 110 transmits a low level reset command signal and a clock signal to the D flip-flop 120, the D flip-flop 120 is synchronized with the rising edge of the clock signal. Generates a low level reset control signal.
이 경우, CPU(110)는 D 플립플롭(120)으로 전송되는 클럭 신호를 제어함으로써, 상기 D 플립플롭(120)이 생성한 리셋제어 신호가 리셋 명령을 인식하여 실제 리셋 신호를 생성하는데 필요한 리셋인식 시간(t1) 동안 로우 레벨을 유지할 수 있도록 한다. 즉, 상기 D 플립플롭(120)은 CPU(110)의 클럭 신호의 제어에 따라 리셋제어 신호를 리셋인식 시간(t1) 동안 로우 레벨로 생성하여 리셋 신호 생성부(200)에게 전송하고, 이에, 리셋 신호 생성부(200)는 로우 레벨을 유지하는 상기 리셋제어 신호를 리셋인식 시간(t1) 동안 수신한 후에 리셋 신호를 생성함으로써 시스템을 리셋 시킨다.In this case, the CPU 110 controls the clock signal transmitted to the D flip-flop 120, so that the reset control signal generated by the D flip-flop 120 recognizes a reset command and generates an actual reset signal. It is possible to maintain a low level for the recognition time t 1 . That is, the D flip-flop 120 generates a reset control signal at a low level during the reset recognition time t 1 under the control of the clock signal of the CPU 110, and transmits the reset control signal to the reset signal generator 200. The reset signal generator 200 resets the system by generating a reset signal after receiving the reset control signal maintaining a low level for a reset recognition time t 1 .
한편, 상기 리셋인식 시간(t1) 이 경과한 시점에서 D 플립플롭(120)은 CPU (110)의 클럭신호에 따라 하이(High) 레벨의 리셋 해제 명령 신호를 수신하고, 상기 클럭신호의 상승 에지에 동기되어 상기 리셋제어 신호를 하이 레벨로 반전시킨다.On the other hand, when the reset recognition time t 1 elapses, the D flip-flop 120 receives a high reset reset command signal according to the clock signal of the CPU 110, and the clock signal rises. In synchronization with an edge, the reset control signal is inverted to a high level.
상기 반전된 하이 레벨의 리셋제어 신호가 하이 레벨을 유지하면서 리셋 신호 생성부(200)로 전송되면, 리셋 신호 생성부(200)는 실제 시스템의 리셋 수행에 필요한 리셋해제 인식 시간(t2)가 경과한 후에 자동으로 리셋 해제 신호를 생성함으로써 시스템이 리셋 상태에서 해제 되도록 한다.When the inverted high level reset control signal is transmitted to the reset signal generator 200 while maintaining the high level, the reset signal generator 200 resets the reset release recognition time t 2 required for performing the actual system reset. After elapse, the system automatically generates a reset release signal to allow the system to be released from the reset state.
도 3는 종래의 리셋 신호 또는 리셋 해제 신호 생성 방법의 또 다른 예를 도시한 도면으로서, 리셋 제어부(300)는 도 1의 D 플립플롭(120) 대신에 클럭 신호를 분주하는 분주회로(320)를 구비하고 있어서, CPU(310)로부터 전송된 클럭 신호를 수회에 걸쳐 분주함으로써, 리셋인식 시간(t1) 동안 유지되는 상기 분주회로(320)의 로우 레벨의 신호를 리셋제어 신호로 사용하여, 리셋 신호 생성부(400)가 리셋 신호를 생성하도록 한다.FIG. 3 is a diagram illustrating still another example of a conventional method of generating a reset signal or a reset release signal. The reset control unit 300 divides a clock signal instead of the D flip-flop 120 of FIG. 1. By dividing the clock signal transmitted from the CPU 310 several times, the low level signal of the frequency division circuit 320 held for the reset recognition time t 1 is used as a reset control signal. The reset signal generator 400 generates a reset signal.
한편, 상기 분주 신호에 따라 리셋인식 시간(t1)의 시간이 경과하면 상기 리셋 제어부 (300)는 리셋 제어 신호를 하이 레벨로 반전시키어서 리셋 신호 생성부(400)로 전송하는데, 이 하이 레벨의 리셋 제어 신호에 따라 리셋 신호 생성부(400)가 리셋 해제 신호를 생성하도록 한다.On the other hand, when the reset recognition time t 1 elapses according to the divided signal, the reset control unit 300 inverts the reset control signal to a high level and transmits the reset control signal to the reset signal generation unit 400. The reset signal generator 400 generates a reset release signal according to the reset control signal.
전술한 종래의 리셋 신호 또는 리셋 해제 신호 생성 방법에는 다음과 같은 문제점이 있다.The conventional method of generating a reset signal or a reset release signal described above has the following problems.
즉, D 플립플롭을 이용하는 종래의 방법은 리셋 신호와 리셋 해제 신호를 생성하기 위해서 두가지 명령(리셋 명령 및 리셋 해제 명령)이 필요하기 때문에 CPU가 D 플립플롭에게 리셋 명령을 전송한 후에 어떠한 장애가 발생하여 리셋 해제 명령을 전송하지 못한 경우(클럭 신호가 D 플립플롭으로 전송되지 못한 경우) 시스템은 계속 리셋 상태를 유지하게 되므로, 시스템이 정상동작 할 수 없게 되는 문제가 발생할 수 있으며, CPU가 리셋 명령을 전송하고 나서 리셋인식 시간(t1)이 경과한 후에 리셋 해제 명령을 전송하게 되는데, 그 시간동안 CPU가 다른 프로세스를 수행하지 못하는 문제가 있다.That is, the conventional method using the D flip-flop requires two instructions (reset instruction and reset reset instruction) to generate a reset signal and a reset release signal, so that any failure occurs after the CPU sends a reset instruction to the D flip-flop. If the reset release command is not sent (when the clock signal is not sent to the D flip-flop), the system remains in the reset state, which may cause the system to not operate normally. After the reset recognition time t 1 has elapsed, the reset release command is transmitted. During this time, the CPU cannot execute another process.
또한, CPU가 전송한 리셋 명령신호를 분주하여 리셋 신호 또는 리셋 해제 신호를 생성하는 종래의 방법은 리셋 명령만 사용하기는 하지만, 필요한 주기를 가지는 분주 신호를 생성하기 위하여 수 많은 분주 회로를 구성하여야 하기 때문에 비경제적이다.In addition, the conventional method of generating the reset signal or the reset release signal by dividing the reset command signal transmitted by the CPU uses only the reset command, but a large number of division circuits must be configured to generate the divided signal having the necessary period. It is uneconomical.
본 고안은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 하나의 리셋 명령만으로도 자원의 낭비 없이 효과적으로 리셋 신호 또는 리셋 해제 신호를 생성할 수 있도록 하는 데 있다.The present invention has been made to solve the above-mentioned problems, and its purpose is to enable a single reset command to effectively generate a reset signal or a reset release signal without wasting resources.
도 1은 종래의 D 플립플롭을 이용한 리셋 신호 및 리셋 해제 신호 생성 장치.1 is a device for generating a reset signal and a reset release signal using a conventional D flip-flop.
도 2는 종래의 리셋 신호 및 리셋 해제 신호 생성 장치의 타이밍도.2 is a timing diagram of a conventional reset signal and reset release signal generating apparatus.
도 3은 종래의 분주회로를 이용한 리셋 신호 및 리셋 해제 신호 생성 장치.3 is a reset signal and reset release signal generating device using a conventional frequency divider circuit.
도 4는 본 발명에 따른 리셋 신호 및 리셋 해제 신호 생성 장치.4 is a reset signal and reset release signal generating apparatus according to the present invention.
도 5는 본 발명에 따른 리셋 신호 및 리셋 해제 신호 생성 장치의 타이밍도.5 is a timing diagram of an apparatus for generating a reset signal and a reset release signal according to the present invention;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
500 : 리셋 제어부 510 : CPU500: reset control unit 510: CPU
520 : D 플립플롭 600 : 리셋 신호 생성부520 D flip-flop 600 reset signal generator
상기와 같은 목적을 달성하기 위한 본 고안의 특징은, CPU가 전송한 리셋 명령 신호와 클럭 신호를 수신하여 리셋제어 신호를 생성하고, 프리셋 단자의 입력에 따라 리셋 해제를 위해 상기 리셋제어 신호를 반전시키는 D 플립플롭과; 상기 D 플립플롭이 생성한 리셋제어 신호에 따라 리셋 신호를 생성하여 시스템을 리셋함과 동시에 상기 리셋 신호를 D 플립플롭의 프리셋 단자에 피드백해 주고, 상기 D 플립플롭에 의해 반전된 리셋제어 신호에 따라 시스템을 리셋 해제하는 리셋 신호 생성부를 포함하여 이루어진 것을 특징으로 하는 리셋 신호 및 리셋 해제 신호 생성 장치를 제공하는 데 있다.In order to achieve the above object, a feature of the present invention is to generate a reset control signal by receiving a reset command signal and a clock signal transmitted from a CPU, and invert the reset control signal to release the reset according to the input of a preset terminal. D flip-flop to make; A reset signal is generated according to the reset control signal generated by the D flip-flop to reset the system, and the feedback signal is fed back to the preset terminal of the D flip-flop and the reset control signal inverted by the D flip-flop. Accordingly, the present invention provides a reset signal and a reset release signal generating device comprising a reset signal generation unit for canceling a system reset.
이하, 본 고안에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, described in detail with reference to the accompanying drawings an embodiment according to the present invention.
도 4는 본 고안에 따른 리셋 신호 또는 리셋 해제 신호를 생성하기 위한 장치를 도시한 도면이다. 상기 도 4에 도시된 실시예의 동작을 도 5에 도시된 본 고안에 따른 타이밍도를 참조하여 설명한다.4 is a diagram illustrating an apparatus for generating a reset signal or a reset release signal according to the present invention. The operation of the embodiment shown in FIG. 4 will be described with reference to a timing diagram according to the present invention shown in FIG.
먼저, 시스템을 리셋 하고자 하는 경우에, 리셋 제어부(500)를 구성하는 CPU(510)가 D 플립플롭(520)에게 리셋 명령 신호와 클럭신호를 전송함으로써, D 플립플롭(520)이 클럭 신호에 동기되어 리셋제어 신호를 생성하도록 한다.First, when the system is to be reset, the CPU 510 constituting the reset control unit 500 transmits a reset command signal and a clock signal to the D flip-flop 520, so that the D flip-flop 520 is connected to the clock signal. Synchronize to generate a reset control signal.
즉, CPU(510)로부터 전송된 상기 리셋명령 신호와 클럭신호를 수신한 D 플립플롭(520)은 상기 클럭 신호의 상승 에지에 동기되어 로우 레벨의 리셋제어 신호를 생성하여 이를 리셋 신호 생성부(600)에게 전송하여 주면, 리셋 신호 생성부(600)는 리셋 제어부(500)가 전송해 준 상기 로우 레벨의 리셋제어 신호를 수신하여 리셋 신호를 생성한다. 도 4에 도시된 타이밍도를 참조하여 설명하면, D 플립플롭 (520)이 상기 로우 레벨의 리셋명령 신호를 수신하고 상기 클럭신호의 상승 에지에 동기되어 로우 레벨의 리셋제어 신호를 생성한다.That is, the D flip-flop 520 which receives the reset command signal and the clock signal transmitted from the CPU 510 generates a low level reset control signal in synchronization with the rising edge of the clock signal and generates a reset signal generator ( After transmitting to the 600, the reset signal generator 600 receives the low level reset control signal transmitted from the reset controller 500 and generates a reset signal. Referring to the timing diagram illustrated in FIG. 4, the D flip-flop 520 receives the low level reset command signal and generates a low level reset control signal in synchronization with the rising edge of the clock signal.
그리고, CPU(510)는 D 플립플롭(520)으로 전송하는 클럭신호를 제어함으로써 리셋인식 시간(t1) 동안 상기 D 플립플롭(520)이 생성하는 리셋제어 신호가 로우 레벨을 유지할 수 있도록 한다.The CPU 510 controls the clock signal transmitted to the D flip-flop 520 so that the reset control signal generated by the D flip-flop 520 maintains a low level during the reset recognition time t 1 . .
이때에, 상기 D 플립플롭(520)이 생성한 로우 레벨의 리셋제어 신호를 리셋인식 시간(t1) 동안 수신하고 있던 리셋 신호 생성부(600)는 상기 리셋인식 시간(t1)이 경과한 시점에서 리셋 신호를 생성하여 시스템을 리셋한다.At this time, the D flip-flop 520 is a reset control signals generated by a low level reset recognition time (t 1), the reset signal generating section 600 that was received during the recognition time (t 1) the reset has elapsed At this point, a reset signal is generated to reset the system.
그리고, 상기 리셋 신호 생성부(600)가 생성한 리셋 신호를 사용하여 시스템을 리셋함과 동시에, 상기 리셋 신호를 D 플립플롭(520)의 프리셋(Preset) 단자로 피드백함으로써 상기 리셋인식 시간(t1) 동안 유지되던 리셋제어 신호를 하이 레벨로 반전시킨다. 이때, 리셋 신호 생성부(600)가 리셋 신호를 생성하고 얼마간의 지연시간이 경과한 시점에서 D 플립플롭(520)이 하이 레벨의 리셋제어 신호를 생성하는 것을 볼 수 있는데, 상기 지연시간은 이미 생성된 리셋 신호를 다시 D 플립플롭(520)의 프리셋 단자로 피드백하기 때문에 발생하는 지연시간이다.The system recognizes the reset signal using the reset signal generated by the reset signal generator 600 and feeds the reset signal back to the preset terminal of the D flip-flop 520. 1 ) Inverts the reset control signal held during the high level. In this case, it can be seen that the D flip-flop 520 generates a high level reset control signal when the reset signal generator 600 generates the reset signal and a delay time has elapsed. The delay time occurs because the generated reset signal is fed back to the preset terminal of the D flip-flop 520.
여기서, 상기 리셋 신호를 D 플립플롭(520)의 프리셋 단자로 피드백함으로써 반전된 하이 레벨의 리셋제어 신호가 리셋해제 인식 시간(t2) 동안 현재의 하이 레벨을 유지하면서 리셋 신호 생성부(600)로 전송되면, 리셋 신호 생성부(600)는 상기 리셋해제 인식 시간(t2)이 경과한 시점에서 상기 리셋 해제 신호를 생성하여 리셋 상태에 있던 시스템의 리셋 상태를 해제하여 시스템이 정상적으로 본래의 기능을 수행하도록 한다.Here, the reset signal generator 600 maintains the current high level for the reset release recognition time t 2 while the inverted high level reset control signal is fed back to the preset terminal of the D flip-flop 520. Is transmitted, the reset signal generation unit 600 generates the reset release signal at the time when the reset release recognition time t 2 elapses, releases the reset state of the system in the reset state, and the system normally functions. To do this.
본 고안은 상술한 구체적인 예에 대해서만 상세히 설명되었지만 본 고안의 사상과 범위 내에서 수정이나 변경할 수 있음은 본 고안이 속하는 분야의 당업자에게 명백한 것이며, 그러한 수정이나 변경은 본 고안의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to the specific examples described above, it is apparent to those skilled in the art that the present invention can be modified or changed within the spirit and scope of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
이상과 같이, 본 고안은 시스템에 구비된 CPU 등과 같은 프로세서가 리셋 명령만 해주면, 시스템을 리셋 하기 위한 리셋 신호와 시스템의 리셋 상태를 해제하기 위한 리셋 해제 신호를 자동으로 생성할 수 있게 함으로써, 시스템이 계속하여 리셋 상태에 머물러 있는 문제를 해결하였고, 프로세서는 리셋명령을 한 후에 또 다른 프로세스를 수행할 수 있으며, 복잡한 분주회로도 필요하지 않으므로 매우 경제적이다.As described above, the present invention enables a system such as a CPU provided in the system to automatically generate a reset signal for resetting the system and a reset release signal for releasing the reset state of the system when the processor only issues a reset command. This solved the problem of staying in the reset state, the processor can perform another process after the reset command, and it is very economical because no complicated frequency divider is required.
Claims (3)
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|---|---|---|---|
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Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| KR200217017Y1 true KR200217017Y1 (en) | 2001-03-15 |
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Family Applications (1)
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Country Status (1)
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- 2000-10-06 KR KR2020000027855U patent/KR200217017Y1/en not_active IP Right Cessation
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Legal Events
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| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20041227 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |