KR20060012702A - Clock generating device - Google Patents

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Abstract

본 발명은 클럭 발생 장치에 관한 것으로써, 특히, PLL(Phase Locked Loop)을 사용하는 클럭 발생 장치에서 글리츠 발생을 방지할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 PLL의 출력 클럭을 마스킹하는 마스킹부를 구비하고, 제어부로부터 PLL 디스에이블 명령이 인가될 경우 멀티플렉서의 동작 전환 이전에 PLL의 출력 클럭을 한 클럭 마스킹하여 이전 상태를 유지하도록 함으로써 글리츠 발생을 방지할 수 있도록 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generator, and more particularly, discloses a technique for preventing the generation of glitches in a clock generator using a phase locked loop (PLL). To this end, the present invention includes a masking unit for masking the output clock of the PLL, and when the PLL disable command is applied from the control unit, masking the output clock of the PLL by one clock before switching the operation of the multiplexer to maintain the previous state. Prevent the occurrence of REITs.

Description

클럭 발생 장치{Clock generating device}Clock generating device

도 1은 종래의 클럭 발생 장치에 관한 구성도. 1 is a block diagram of a conventional clock generator.

도 2는 도 1의 클럭 파형도. 2 is a clock waveform diagram of FIG.

도 3은 종래의 클럭 발생 장치에 관한 다른 실시예. 3 is another embodiment of a conventional clock generator.

도 4는 도 3의 클럭 파형도. 4 is a clock waveform diagram of FIG.

도 5는 본 발명에 따른 클럭 발생 장치에 관한 구성도. 5 is a block diagram of a clock generator according to the present invention.

도 6은 도 5의 전압 파형도. 6 is a voltage waveform diagram of FIG.

본 발명은 클럭 발생 장치에 관한 것으로써, 특히, PLL(Phase Locked Loop)을 사용하는 PMU(Power Management Unit)의 설계시 PLL의 디스에이블에 의한 스위칭 동작시 발생할 수 있는 글리츠를 제거할 수 있도록 하는 기술이다. The present invention relates to a clock generating device, and in particular, to design the power management unit (PMU) using a phase locked loop (PLL) to remove the glitches that can occur during switching operation by the disable of the PLL It is a technique to do.

도 1은 종래기술에 따른 클럭 발생 장치의 구성도이다. 1 is a block diagram of a clock generator according to the prior art.

종래의 클럭 발생 장치는 PLL(Phase Locked Loop;위상 동기 루프)(1), 제어부(2) 및 멀티플렉서(3)를 구비한다. The conventional clock generator includes a phase locked loop (PLL) 1, a control unit 2, and a multiplexer 3.

여기서, PLL(1)은 입력클럭 OSCIN의 위상을 제어하여 출력신호 PLLOUT를 발 생한다. 제어부(2)는 외부로부터의 동작 명령에 따라 PLL(1), 멀티플렉서(3)의 동작을 제어한다. Here, the PLL 1 controls the phase of the input clock OSCIN to generate the output signal PLLOUT. The control unit 2 controls the operations of the PLL 1 and the multiplexer 3 in accordance with an operation command from the outside.

즉, 제어부(2)는 CPU(Central Processing Unit;중앙처리장치, 미도시)로부터 PLL(1)의 디스에이블 명령이 인가되면 멀티플렉서(3)의 동작 전환 이전에는 PLL(1)의 출력신호 PLLOUT를 선택하도록 제어하고, 멀티플렉서(3)의 동작 전환 이후에 입력클럭 OSCIN을 선택하도록 제어한다. That is, when the disable command of the PLL 1 is applied from the central processing unit (CPU), the control unit 2 outputs the output signal PLLOUT of the PLL 1 before switching the operation of the multiplexer 3. Control to select, and control to select the input clock OSCIN after the operation of the multiplexer 3 is switched.

또한, 멀티플렉서(3)는 제어부(2)의 제어에 따라 PLL(1)의 디스에이블 명령이 인가되기 이전까지 PLL(1)의 출력신호 PLLOUT를 선택하고, PLL(1) 디스에이블 명령이 인가되면 입력클럭 OSCIN을 선택하게 된다. Further, the multiplexer 3 selects the output signal PLLOUT of the PLL 1 until the disable command of the PLL 1 is applied under the control of the control unit 2, and when the PLL 1 disable command is applied. The input clock OSCIN will be selected.

그런데, 이러한 종래의 클럭 발생 장치는 도 2의 클럭 파형도에 나타난 바와 같이, PLL(1)의 디스에이블 명령에 따라 멀티플렉서(3)의 스위칭 동작 전환 시점에서 글리츠(A)가 발생하게 된다. However, in the conventional clock generator, as shown in the clock waveform diagram of FIG. 2, the glitz A is generated at the time of switching the switching operation of the multiplexer 3 according to the disable command of the PLL 1.

즉, 제어부(2)로부터 PLL(1)의 디스에이블 명령이 인가되고 일정시간 이후에 멀티플렉서(3)가 입력클럭 OSCIN을 선택하게 된다. 이때, 멀티플렉서(3)는 출력클럭 CLKOUT으로 입력클럭 OSCIN을 선택하게 되어 출력클럭 CLKOUT에 불필요한 글리츠(A)가 발생하게 되는 문제점이 있다. That is, the disable command of the PLL 1 is applied from the controller 2 and the multiplexer 3 selects the input clock OSCIN after a predetermined time. In this case, the multiplexer 3 selects the input clock OSCIN as the output clock CLKOUT, causing unnecessary glitches A to occur in the output clock CLKOUT.

한편, 상술된 종래의 문제점을 해결하기 위하여 도 3과 같은 클럭 발생 장치가 개시된 바 있다. On the other hand, the clock generating apparatus as shown in Figure 3 has been disclosed in order to solve the above-mentioned conventional problems.

도 3의 실시예에 따른 종래의 클럭 발생 장치는 PLL(Phase Locked Loop;위상 동기 루프)(1), 제어부(2), 멀티플렉서(3) 및 엣지 검출부(4)를 구비한다. The conventional clock generating apparatus according to the embodiment of FIG. 3 includes a phase locked loop (PLL) 1, a controller 2, a multiplexer 3, and an edge detector 4.

여기서, 엣지 검출부(4)는 입력클럭 OSCIN의 포지티브(Positive) 엣지를 검출하여 멀티플렉서(3)에 출력한다. 이에 따라, 멀티플렉서(3)는 제어부(2)의 제어에 따라 PLL(1)의 디스에이블 명령이 인가되기 이전까지 PLL(1)의 출력신호 PLLOUT를 선택하여 출력클럭 CLKOUT으로써 출력한다. Here, the edge detector 4 detects a positive edge of the input clock OSCIN and outputs the positive edge to the multiplexer 3. Accordingly, the multiplexer 3 selects the output signal PLLOUT of the PLL 1 and outputs it as the output clock CLKOUT until the disable command of the PLL 1 is applied under the control of the control unit 2.

반면에, 제어부(2)로부터 PLL(1)의 디스에이블 명령이 인가되면 입력클럭 OSCIN의 라이징 엣지를 검출하여 입력클럭 OSCIN이 안정적인 하이 구간을 유지하는 동안 까지 대기한 이후에 멀티플렉서(3)가 스위칭 동작을 수행한다. 이에 따라, 멀티플렉서(3)는 엣지검출부(4)로부터 인가되는 입력클럭 OSCIN을 선택하여 출력클럭 CLKOUT으로써 출력한다. On the other hand, when the disable command of the PLL 1 is applied from the control unit 2, the multiplexer 3 switches after the rising edge of the input clock OSCIN is detected and waits until the input clock OSCIN maintains a stable high period. Perform the action. Accordingly, the multiplexer 3 selects the input clock OSCIN applied from the edge detector 4 and outputs it as the output clock CLKOUT.

이러한 종래의 클럭 발생 장치는 도 4의 클럭 파형도에 나타난 바와 같이 멀티플렉서(3)의 스위칭 동작 이전에 입력클럭 OSCIN의 라이징 엣지를 검출함에 따라 출력클럭 CLKOUT에 발생하는 글리치를 제거할 수 있도록 한다. As shown in the clock waveform diagram of FIG. 4, the conventional clock generator can remove glitches generated in the output clock CLKOUT by detecting the rising edge of the input clock OSCIN prior to the switching operation of the multiplexer 3.

하지만, 이러한 종래의 클럭 발생 장치는 제어부(2)로부터 PLL(1)의 디스에이블 명령이 인가된 이후에 엣지 검출부(4)가 입력클럭 OSCIN의 포지티브 엣지를 검출하기 이전까지 지연 시간이 발생하게 되는 문제점이 있다. However, in the conventional clock generator, a delay time occurs until the edge detector 4 detects the positive edge of the input clock OSCIN after the disable command of the PLL 1 is applied from the controller 2. There is a problem.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, PLL(Phase Locked Loop)을 사용하는 클럭 발생 장치에서 PLL 디스에이블 명령의 인가시 PLL의 출력을 한 클럭 마스킹하여 출력클럭에 발생하는 글리츠를 제거할 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems. In particular, in a clock generator using a phase locked loop (PLL), a clock mask of the output of the PLL is applied to the output clock when the PLL disable command is applied. Its purpose is to help remove glitz.

상기한 목적을 달성하기 위한 본 발명의 클럭 발생 장치는, 외부로부터 인가되는 입력클럭을 증폭하여 임의의 주파수를 갖는 클럭을 발생하는 위상 동기 루프; 위상 동기 루프의 동작을 제어하기 위한 제어신호를 출력하는 제어부; 제어부로부터 위상 동기 루프의 디스에이블 명령이 인가될 경우 위상 동기 루프의 출력클럭을 일정 주기 동안 마스킹하는 마스킹부; 및 제어부로부터 위상 동기 루프의 디스에이블 명령이 인가될 경우 마스킹부의 출력을 선택하여 출력하고, 제어부로부터 동작 전환 신호가 인가될 경우 입력클럭을 선택하여 출력하는 멀티플렉서를 구비함을 특징으로 한다. A clock generating apparatus of the present invention for achieving the above object comprises a phase locked loop for amplifying an input clock applied from the outside to generate a clock having an arbitrary frequency; A control unit which outputs a control signal for controlling the operation of the phase locked loop; A masking unit for masking the output clock of the phase locked loop for a predetermined period when the disable command of the phase locked loop is applied from the controller; And a multiplexer for selecting and outputting an output of the masking unit when the disable command of the phase locked loop is applied from the control unit, and selecting and outputting an input clock when an operation switching signal is applied from the control unit.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 5는 본 발명에 따른 클럭 발생 장치의 회로도이다. 5 is a circuit diagram of a clock generator according to the present invention.

본 발명은 PLL(Phase Locked Loop;위상 동기 루프)(10), 제어부(20), 마스킹부(30) 및 멀티플렉서(40)를 구비한다. The present invention includes a phase locked loop (PLL) 10, a control unit 20, a masking unit 30, and a multiplexer 40.

여기서, PLL(10)은 외부로부터 인가되는 낮은 주파수의 입력클럭 OSCIN을 증폭하여 발생된 임의의 주파수를 갖는 클럭을 마스킹부(30)에 출력한다. 마스킹부(30)는 제어부(20)로부터 PLL(10) 디스에이블 명령이 인가되면 PLL(10)로부터 인가되는 클럭에서 한 주기의 클럭을 마스킹하여 출력신호 PLLOUT를 발생한다. 제어부(20)는 외부로부터의 동작 명령에 따라 PLL(10), 마스킹부(30) 및 멀티플렉서(40)의 동작을 제어한다. Here, the PLL 10 outputs a clock having an arbitrary frequency generated by amplifying a low frequency input clock OSCIN applied from the outside to the masking unit 30. When the PLL 10 disable command is applied from the control unit 20, the masking unit 30 masks a clock of one cycle from a clock applied from the PLL 10 to generate an output signal PLLOUT. The controller 20 controls the operations of the PLL 10, the masking unit 30, and the multiplexer 40 according to an operation command from the outside.

즉, 제어부(20)는 CPU(Central Processing Unit;중앙처리장치, 미도시)로부터 인가되는 PLL(10)의 디스에이블 명령에 따라 PLL(10)의 인에이블/디스에이블 동작을 제어하고, 멀티플렉서(40)의 선택을 제어하기 위한 선택 제어신호를 멀티플렉서(40)로 출력한다. That is, the controller 20 controls the enable / disable operation of the PLL 10 according to the disable command of the PLL 10 applied from a central processing unit (CPU) (not shown), and the multiplexer ( A selection control signal for controlling the selection of 40 is output to the multiplexer 40.

즉, 제어부(20)는 멀티플렉서(40)의 동작 전환 이전에는 마스킹부(30)의 출력신호 PLLOUT를 선택하여 내부클럭으로 사용하도록 제어하고, 멀티플렉서(40)의 동작 전환 이후에는 입력클럭 OSCIN을 선택하여 내부클럭으로 사용하도록 제어한다. That is, the controller 20 selects the output signal PLLOUT of the masking unit 30 to use as an internal clock before switching the operation of the multiplexer 40 and selects the input clock OSCIN after switching the operation of the multiplexer 40. Control the internal clock.

또한, 멀티플렉서(40)는 외부로부터 인가되는 입력클럭 CSCIN과 마스킹부(30)의 출력이 인가된다. 이에 따라, 멀티플렉서(40)는 제어부(20)로부터 인가되는 선택 제어신호에 따라 입력클럭 OSCIN과 마스킹부(30)의 출력클럭 중 어느 하나를 선택하여 출력클럭 CLKOUT으로써 출력한다. In addition, the multiplexer 40 is applied with the input clock CSCIN and the output of the masking unit 30 applied from the outside. Accordingly, the multiplexer 40 selects any one of the input clock OSCIN and the output clock of the masking unit 30 according to the selection control signal applied from the controller 20 and outputs the output clock as CLKOUT.

즉, 멀티플렉서(40)는 제어부(20)의 제어에 따라 PLL(10)의 디스에이블 명령이 인가되기 이전까지 PLL(10)의 출력신호 PLLOUT를 선택하고, PLL(10) 디스에이블 명령이 인가되면 스위칭 동작하여 입력클럭 OSCIN을 선택하게 된다. That is, the multiplexer 40 selects the output signal PLLOUT of the PLL 10 until the disable command of the PLL 10 is applied under the control of the controller 20, and when the PLL 10 disable command is applied. The switching operation selects the input clock OSCIN.

이러한 구성을 갖는 본 발명의 동작 과정을 도 6의 클럭 파형도를 참조하여 설명하면 다음과 같다. An operation process of the present invention having such a configuration will be described below with reference to the clock waveform diagram of FIG. 6.

먼저, PLL(10)은 외부로부터 인가되는 입력클럭 OSCIN에 의해 임의의 주파수를 갖는 클럭을 발생하여 마스킹부(30)에 출력한다. 여기서, 노말 동작시에는 멀티플렉서(40)가 제어부(20)의 제어에 따라 PLL(10)의 출력신호인 PLLOUT을 선택하 여 출력클럭 CLKOUT으로 출력한다. 이때, 마스킹부(30)는 PLL(10)의 출력신호 PLLOUT를 마스킹하지 않고 그대로 멀티플렉서(40)에 출력한다. First, the PLL 10 generates a clock having an arbitrary frequency by the input clock OSCIN applied from the outside and outputs the clock to the masking unit 30. In the normal operation, the multiplexer 40 selects PLLOUT, which is an output signal of the PLL 10 under the control of the controller 20, and outputs the output signal to the output clock CLKOUT. At this time, the masking unit 30 outputs the output signal PLLOUT of the PLL 10 to the multiplexer 40 as it is without masking.

즉, 멀티플렉서(40)는 제어부(20)의 제어에 따라 PLL(10)의 디스에이블 명령이 인가되기 이전까지 PLL(10)의 출력신호 PLLOUT를 선택하여 출력클럭 CLKOUT을 발생한다. That is, the multiplexer 40 selects the output signal PLLOUT of the PLL 10 and generates an output clock CLKOUT until the disable command of the PLL 10 is applied under the control of the controller 20.

이후에, 제어부(20)는 CPU(Central Processing Unit;중앙처리장치, 미도시)로부터 PLL(10)의 디스에이블 명령이 인가되면 멀티플렉서(40)의 동작 전환 이전에는 마스킹부(30)의 출력신호 PLLOUT를 선택하도록 제어한다. Subsequently, when the disable command of the PLL 10 is applied from the central processing unit (CPU), the control unit 20 outputs the output signal of the masking unit 30 before the operation of the multiplexer 40 is switched. Control to select PLLOUT.

즉, 마스킹부(30)는 제어부(20)로부터 PLL(10) 디스에이블 명령이 인가되면 멀티플렉서(40)의 스위칭 동작 전환 이전에 PLL(10)로부터 인가되는 클럭에서 한 주기의 클럭을 마스킹하여 출력신호 PLLOUT를 안정화시킨다. That is, when the PLL 10 disable command is applied from the control unit 20, the masking unit 30 masks and outputs a clock of one cycle from a clock applied from the PLL 10 before switching the switching operation of the multiplexer 40. Stabilize signal PLLOUT.

이어서, 멀티플렉서(40)는 제어부(20)의 제어에 따라 스위칭 동작한다. 이때, 멀티플렉서(40)는 PLL(10)의 디스에이블 명령이 입력된 이후에는 입력클럭 OSCIN을 선택하여 출력클럭 CLKOUT을 발생한다. Subsequently, the multiplexer 40 switches according to the control of the controller 20. At this time, the multiplexer 40 selects the input clock OSCIN and generates the output clock CLKOUT after the disable command of the PLL 10 is input.

이러한 본 발명은 멀티플렉서(40)의 스위칭 동작 이전에 출력신호 PLLOUT를 마스킹하여 안정된 상태로 제어한 이후에 출력클럭 CLKOUT을 발생함으로써 멀티플렉서(40)의 스위칭시 별도의 지연시간 없이 글리츠 발생을 제거할 수 있게 된다. The present invention eliminates glitz without a separate delay time when switching the multiplexer 40 by generating the output clock CLKOUT after controlling the output signal PLLOUT to a stable state by masking the output signal PLLOUT before the switching operation of the multiplexer 40. It becomes possible.

이상에서 설명한 바와 같이, 본 발명은 PLL(Phase Locked Loop)을 사용하는 클럭 발생 장치에서 별도의 시간 지연 없이 글리츠 발생을 방지할 수 있도록 한다.As described above, the present invention makes it possible to prevent the generation of glitches without a separate time delay in a clock generator using a phase locked loop (PLL).

Claims (2)

외부로부터 인가되는 입력클럭을 증폭하여 임의의 주파수를 갖는 클럭을 발생하는 위상 동기 루프;A phase locked loop for amplifying an input clock applied from the outside to generate a clock having an arbitrary frequency; 상기 위상 동기 루프의 동작을 제어하기 위한 제어신호를 출력하는 제어부;A control unit which outputs a control signal for controlling the operation of the phase locked loop; 상기 제어부로부터 상기 위상 동기 루프의 디스에이블 명령이 인가될 경우 상기 위상 동기 루프의 출력클럭을 일정 주기 동안 마스킹하는 마스킹부; 및 A masking unit for masking the output clock of the phase locked loop for a predetermined period when the disable command of the phase locked loop is applied from the controller; And 상기 제어부로부터 상기 위상 동기 루프의 디스에이블 명령이 인가될 경우 상기 마스킹부의 출력을 선택하여 출력하고, 상기 제어부로부터 동작 전환 신호가 인가될 경우 상기 입력클럭을 선택하여 출력하는 멀티플렉서를 구비함을 특징으로 하는 클럭 발생 장치. And a multiplexer for selecting and outputting an output of the masking unit when the disable command of the phase locked loop is applied from the controller, and selecting and outputting the input clock when an operation switching signal is applied from the controller. Clock generator. 제 1항에 있어서, 상기 마스킹부는 상기 제어부로부터 상기 위상 동기 루프의 디스에이블 명령이 인가될 경우 상기 멀티플렉서의 동작 전환 이전에 상기 위상 동기 루프의 출력클럭을 한 주기 동안 마스킹함을 특징으로 하는 클럭 발생 장치. The clock generation method of claim 1, wherein the masking mask masks the output clock of the phase locked loop for one period before switching the operation of the multiplexer when the disable command of the phase locked loop is applied from the controller. Device.
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