KR200205406Y1 - Input buffer circuit of semiconductor memory device - Google Patents

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Abstract

본 고안은 외부에서의 입력신호를 인가받아 후단에 연결된 어드레스 천이 검출(Address Transition Detection)회로에 신호를 인가하는 입력 버퍼 회로에 관한 것으로, 특히 고속 저전력 소자에 사용되기에 적당하도록 한 반도체 메모리 소자의 입력 버퍼 회로에 있어서, 제1 피모스 트랜지스터는 소오스단이 공급전원(Vcc)에 연결되고, 드레인단은 제2 피모스 트랜지스터의 소오스단에 연결되고, 제2 피모스 트랜지스터의 드레인단은 제1 엔모스 트랜지스터의 드레인단에 연결되고, 제1 엔모스 트랜지스터의 소오스단은 접지전원에 연결되며, 제2 피모스 트랜지스터의 드레인단과 제1 엔모스 트랜지스터의 드레인단사이의 접속점으로 부터의 출력단에 제2 엔모스 트랜지스터의 드레인단이 연결되고, 제2 엔모스 트랜지스터의 소오스단에 접지전원이 연결되며, 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 게이트단이 제1입력버퍼제어신호인 외부입력신호에 연결되고, 제2 피모스 트랜지스터와 제2 엔모스 트랜지스터의 게이트단이 제2입력버퍼제어신호인 입력버퍼의 출력이 어드레스 천이 검출회로를 거쳐 펄스 폭 변환기를 통해 출력된 신호(PCS)와 칩 선택 제어 입력신호(CEx)를 두 입력으로 하는 엔드논리소자(AND)의 출력신호에 연결되어 이루어진다.The present invention relates to an input buffer circuit for receiving a signal from an external input signal and applying a signal to an address transition detection circuit connected to a rear end thereof. The present invention relates to a semiconductor memory device suitable for use in high-speed low-power devices. In the input buffer circuit, a source terminal of the first PMOS transistor is connected to a supply power supply (Vcc), a drain terminal of the first PMOS transistor is connected to a source terminal of the second PMOS transistor, and a drain terminal of the second PMOS transistor is connected to the first A source terminal of the first NMOS transistor connected to a drain terminal of the NMOS transistor, a source terminal of the first NMOS transistor connected to a ground power source, and an output terminal from the connection point between the drain terminal of the second PMOS transistor and the drain terminal of the first NMOS transistor The drain terminal of the 2 NMOS transistor is connected, the ground power source is connected to the source terminal of the second NMOS transistor, An input buffer of which the gate terminal of the MOS transistor and the first NMOS transistor is connected to an external input signal which is a first input buffer control signal, and the gate terminal of the second PMOS transistor and the second NMOS transistor is a second input buffer control signal. The output of is connected to the output signal of the end logic device (AND) having two inputs, the signal PCS and the chip select control input signal CE x outputted through the pulse width converter via an address transition detection circuit.

Description

반도체 메모리 소자의 입력 버퍼 회로Input buffer circuit of semiconductor memory device

제1도는 종래의 반도체 메모리 소자의 입력 버퍼 회로의 회로.1 is a circuit of an input buffer circuit of a conventional semiconductor memory device.

제2도는 본 고안의 반도체 메모리 소자의 입력 버퍼 회로의 회로도.2 is a circuit diagram of an input buffer circuit of a semiconductor memory device of the present invention.

제3도 내지 제5도는 본 고안의 실시예의 회로도.3 to 5 are circuit diagrams of embodiments of the present invention.

본 고안은 외부에서의 입력신호를 인가받아 후단에 연결된 어드레스 천이 검출(Address Transition Detection)회로에 신호를 인가하는 입력 버퍼 회로에 관한 것으로, 특히 고속 저전력 소자에 사용되기에 적당하도록 한 반도체 메모리 소자의 입력 버퍼 회로에 관한 것이다.The present invention relates to an input buffer circuit for receiving a signal from an external input signal and applying a signal to an address transition detection circuit connected to a rear end thereof. The present invention relates to a semiconductor memory device suitable for use in high-speed low-power devices. It relates to an input buffer circuit.

종래의 반도체 메모리 소자의 일반적인 입력 회로는 제1도에서 보는 바와 같이, 두종류의 인가전원사이에 두개의 피모스 트랜지스터와, 하나의 엔모스 트랜지스터가 직렬 연결되어 있고, 모스 트랜지스터의 직렬연결부의 출력노드에 접속되고, 하나의 인가전원에 연결된 하나의 엔모스 트랜지스터로 구성된다.In the conventional input circuit of a conventional semiconductor memory device, as shown in FIG. 1, two PMOS transistors and one NMOS transistor are connected in series between two types of applied power supplies, and the output of the serial connection portion of the MOS transistor is shown. It is composed of one NMOS transistor connected to a node and connected to one applied power supply.

즉, 공급전원 Vcc와 접지전원 Vss사이에 모스 트랜지스터의 직렬연결은 먼저, 공급전원에 소오스단이 연결된 피모스 트랜지스터 MP1과, 피모스 트랜지스터 MP1의 드레인단에 소오스단이 연결된 피모스 트랜지스터 MP2와, 피모스 트랜지스터 MP2의 드레인단에 드레인단이 연결되고, 소오스단이 접지전원 Vss에 연결된 엔모스 트랜지스터 MN1를 가진다.That is, in series connection of a MOS transistor between the supply power supply Vcc and the ground power supply Vss, PMOS transistor MP1 connected to the source terminal to the supply power supply, PMOS transistor MP2 connected to the drain terminal of the PMOS transistor MP1, and The drain terminal is connected to the drain terminal of the PMOS transistor MP2, and the source terminal has the NMOS transistor MN1 connected to the ground power supply Vss.

이와 같은 입력 버퍼 회로는, 피모스 트랜지스터 MP1과 엔모스 트랜지스터 MN1의 게이트단에는 제1입력버퍼제어신호인 외부 입력신호가 인가되고, 피모스 트랜지스터 MP2의 게이트단에는 제2입력버제어신호인 칩 선택 제어 입력신호 CEx가 반전소자 INV1을 거친 신호가 인가된다. 또한, 피모스 트랜지스터 MP2와 엔모스 트랜지스터 MN1사이의 접속점으로부터 출력되는 출력선에 드레인단이 연결된 엔모스 트랜지스터 MN2는 소오스단이 접지전원 Vss에 연결되고, 게이트단은 피모스 트랜지스터 MP2의 게이트단과 공통으로 제2입력버퍼제어신호인 칩 선택 제어 입력신호 CEx가 반전소자 INV1을 거친 신호가 인가된다.In such an input buffer circuit, an external input signal, which is a first input buffer control signal, is applied to a gate terminal of the PMOS transistor MP1 and an NMOS transistor MN1, and a chip, which is a second input buffer control signal, is applied to a gate terminal of the PMOS transistor MP2. The selection control input signal CE x is applied via the inverting element INV1. In addition, the source terminal of the NMOS transistor MN2 having a drain terminal connected to the output line output from the connection point between the PMOS transistor MP2 and the NMOS transistor MN1 has a source terminal connected to the ground power supply Vss, and the gate terminal is common with the gate terminal of the PMOS transistor MP2. The chip selection control input signal CE x which is the second input buffer control signal passes through the inverting element INV1.

이러한, 종래의 반도체 메모리 소자의 입력 버퍼 회로는 입력이 TTL 레벨이고, 공급전원 Vcc=5V인 조건에서, 피모스 트랜지스터 MP1, MP2 및 엔모스 트랜지스터 MN1을 통하여 수백 ㎛의 직류전류가 흐르게 된다.In the input buffer circuit of the conventional semiconductor memory device, a DC current of several hundred [mu] m flows through the PMOS transistors MP1, MP2 and the NMOS transistor MN1 under the condition that the input is TTL level and the supply power supply Vcc = 5V.

그러나, 이 때, 동작모드에서 입력이 TTL(H=2.2V, L=0.8V)레벨일 때, 피모스 트랜지스터 MP1과 엔모스 트랜지스터 MN1이 동시에 턴 온되어 직류 전류가 항상 흐르게 되는데, 이러한 입력 버퍼의 수가 많으므로 동작전류가 커지게 되는 문제점을 가지고 있다.At this time, however, when the input is at the TTL (H = 2.2V, L = 0.8V) level in the operation mode, the PMOS transistor MP1 and the NMOS transistor MN1 are turned on at the same time so that a DC current always flows. Because of the large number of times, the operating current increases.

그래서 본 고안의 반도체 메모리 소자의 입력 버퍼회로는 고속 저전력용 소자에 적용하기 적합하도록, 공급전원과 접지전원 사이에 제1 피모스 트랜지스터, 제2 피모스 트랜지스터, 제1 엔모스 트랜지스터가 직렬연결된 모스 트랜지스터 직렬연결부와, 모스 트랜지스터 직렬연결부의 출력선에 연결된 제2 엔모스 트랜지스지터를 포함하여 이루어진 반도체 메모리 소자의 입력 버퍼 회로에 있어서, 제1 피모스 트랜지스터는 소오스단이 공급전원(Vcc)에 연결되고, 드레인단은 제2 피모스 트랜지스터의 소오스단에 연결되고, 제2 피모스 트랜지스터의 드레인단은 제1 엔모스 트랜지스터의 드레인단이 연결되고, 제1 엔모스 트랜지스터의 소오스단은 접지전원에 연결되며, 제2 피모스 트랜지스터의 드레인단과 제1 엔모스 트랜지스터의 드레인단사이의 접속점으로 부터의 출력단에 제2 엔모스 트랜지스터의 드레인단이 연결되고, 소오스단에 접지전원이 연결되며, 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터의 게이트단에 제1입력버퍼 제어신호인 외부입력신호가 연결되고, 제2 피모스 트랜지스터와 제2엔모스 트랜지스터의 게이트단에 제2입력버퍼 제어신호인 입력버퍼의 출력이 어드레스 천이 검출회로를 거쳐 펄스 쪽 변환기를 통해 출력된 신호(PCS)와 칩 선택 제어 입력신호(CEx)를 두 입력으로 하는 엔드논리소자(AND)의 출력신호를 연결하여 이루어지는 반도체 메모리 소자의 입력 버퍼 회로이다.Thus, the input buffer circuit of the semiconductor memory device of the present invention is a MOS in which the first PMOS transistor, the second PMOS transistor, and the first NMOS transistor are connected in series between a supply power source and a ground power supply, so that the input buffer circuit of the semiconductor memory device of the present invention is suitable for high speed low power device. In an input buffer circuit of a semiconductor memory device comprising a transistor series connection portion and a second NMOS transistor connected to an output line of the MOS transistor series connection portion, the first PMOS transistor has a source terminal connected to a supply power supply (Vcc). The drain terminal of the second PMOS transistor is connected to the source terminal of the second PMOS transistor, the drain terminal of the first NMOS transistor is connected to the drain terminal of the second PMOS transistor, and the source terminal of the first NMOS transistor is connected to a ground power source. Connected between the drain terminal of the second PMOS transistor and the drain terminal of the first NMOS transistor The drain terminal of the second NMOS transistor is connected to the output terminal from the source, the ground power source is connected to the source terminal, and the external input which is the first input buffer control signal at the gate terminal of the first PMOS transistor and the first NMOS transistor. A signal is connected, and the output of the input buffer which is the second input buffer control signal at the gate terminal of the second PMOS transistor and the second NMOS transistor is outputted through the pulse side converter through an address transition detection circuit; An input buffer circuit of a semiconductor memory device formed by connecting an output signal of an end logic device AND having two chip select control input signals CE x .

제2도는 본 고안의 입력버퍼회로의 구체적인 회로도로서, 공급전원(Vcc)과 접지전원(Vss)사이에 서로 직렬연결된 피모스 트랜지스터 MP11, 피모스 트랜지스터 MP12, 엔모스 트랜지스터 MN11가 있고, 제2 피모스 트랜지스터와 제1 엔모스 트랜지스터사이로 부터의 출력단에 연결된 제2 엔모스 트랜지스터 MN12를 가진다.2 is a specific circuit diagram of an input buffer circuit of the present invention, and includes a PMOS transistor MP11, a PMOS transistor MP12, and an NMOS transistor MN11 connected in series between a supply power supply Vcc and a ground power supply Vss. And a second NMOS transistor MN12 connected to an output terminal between the MOS transistor and the first NMOS transistor.

이때, 제1 피모스 트랜지스터 MP11은 소오스단이 공급전원(Vcc)에 연결되고, 드레인단은 피모스 트랜지스터 MP12의 소오스단에 연결되어 있고, 제2 피모스 트랜지스터 MP12는 드레인단이 제1 엔모스 트랜지스터 MN11의 드레인단에 연결되고, 제1 엔모스 트랜지스터 NM11의 소오스단은 접지전원에 연결된다.At this time, a source terminal of the first PMOS transistor MP11 is connected to the supply power supply Vcc, a drain terminal of the first PMOS transistor MP11 is connected to a source terminal of the PMOS transistor MP12, and a drain terminal of the second PMOS transistor MP12 is the first NMOS. The source terminal of the first NMOS transistor NM11 is connected to the ground terminal of the transistor MN11.

또한, 제2 피모스 트랜지스터 MP12의 드레인단과 제1 엔모스 트랜지스터 MN11의 드레인단사이의 접속점으로 부터의 출력단에 제2 엔모스 트랜지스터 NM12의 드레인단이 연결되고, 소오스단이 접지전원(Vss)에 연결된다. 그리고, 제1 피모스 트랜지스터 MP11과 제1 엔모스 트랜지스터 MN11의 게이트단이 제1입력버퍼 제어신호인 외부입력신호(INi)에 연결되고, 제2 피모스 트랜지스터 MP12와 제2 엔모스 트랜지스터 MN12의 게이트단은 제2입력버퍼제어신호인 입력버퍼의 출력이 어드레스 천이 검출회로를 거쳐 펄스 폭 변환기를 통해 발생되는 신호(PCS)와 침 선택 제어 입력신호(CEx)를 두 입력으로 하는 엔드논리소자를 출력신호를 연결하여 이루어진다.Further, the drain terminal of the second NMOS transistor NM12 is connected to the output terminal from the connection point between the drain terminal of the second PMOS transistor MP12 and the drain terminal of the first NMOS transistor MN11, and the source terminal is connected to the ground power supply (Vss). Connected. The gate terminal of the first PMOS transistor MP11 and the first NMOS transistor MN11 is connected to an external input signal INi which is a first input buffer control signal, and the second PMOS transistor MP12 and the second NMOS transistor MN12 are connected to each other. The end of the gate stage is an end logic element in which the output of the input buffer, which is the second input buffer control signal, has two inputs, the signal PCS generated through the pulse width converter and the needle selection control input signal CE x , through the address transition detection circuit. Is made by connecting the output signal.

이러한 본 고안의 반도체 메모리 소자의 입력 버퍼회로는 다음과 같이 동작한다.The input buffer circuit of the semiconductor memory device of the present invention operates as follows.

침 선택 제어 입력신호(CEx)가 하이이면, 제2입력버퍼제어신호는 펄스 폭 변환기의 출력에 의해 결정되는데, 본 고안에서와 같이 칩 선택 제어 입력신호(CEx)와 함께 엔드논리소자에 입력되면 펄스 폭 변환기의 출력과 같은 형태의 하이-로우-하이의 일정 폭을 가지는 펄스 형태의 신호가 출력된다. 따라서, 입력버퍼는 제2입력버퍼제어신호가 로우인 구간동안만, 피모스 트랜지스터 MP12은 턴온되고, 엔모스 트랜지스터 NM12는 턴오프되어 입력신호를 받아들여 래치하고, 곧 제2입력버퍼제어신호가 일정시간 후에 하이가 되어 피모스 트랜지스터 MP12를 턴오프시켜 칩 선택 제어 입력신호(CEx)가 하이인 동안 계속하여 직류전류가 흐르는 문제점을 제거하였다.When the needle select control input signal CE x is high, the second input buffer control signal is determined by the output of the pulse width converter. As in the present invention, the chip select control input signal CE x is coupled to the end logic element. When input, a pulse type signal having a predetermined width of high-low-high, such as the output of the pulse width converter, is output. Therefore, the PMOS transistor MP12 is turned on and the NMOS transistor NM12 is turned off to receive and latch the input signal only while the input buffer is turned on while the second input buffer control signal is low. After a certain period of time, the PMOS transistor MP12 was turned off to eliminate the problem that the DC current continued to flow while the chip select control input signal CE x was high.

제3도 내지 제4도는 본 고안의 실시예들의 구조를 설명한 회로도이다.3 to 4 are circuit diagrams illustrating the structure of embodiments of the present invention.

제3도는 본 고안의 반도체 메모리 소자의 입력 버퍼 회로에서 피모스 트랜지스터 MP12와 엔모스 트랜지스터 NM12의 게이트단에 칩 선택 제어 입력신호(CEx)를 종래와 같이 입력시키고, 대신 엔모스 트랜지스터 MN11, MN12의 소오스단이 공동으로 드레인스단에 연결되고, 소오스단이 접지전원에 연결되는 엔모스 트랜지스터 MN13를 부가하여, 엔모스 트랜지스터 MN13의 게이트단에 반전소자를 거친 제2입력버퍼제어신호를 연결한 것이다. 따라서, 엔모스 트랜지스터 MN13의 동작에 따라 제2입력버퍼신호가 로우인 동안, 즉 반전소자를 거친 게이트 제어신호가 하이인 동안에만 직류전류가 모스 트랜지스터의 직렬연결부에 흐르도록 하여 같은 효과를 얻을 수 있다.3 illustrates a conventional chip selection control input signal CE x at the gate terminal of the PMOS transistor MP12 and the NMOS transistor NM12 in the input buffer circuit of the semiconductor memory device of the present invention, and instead of the NMOS transistors MN11 and MN12. Is connected to the second input buffer control signal through an inverting element to the gate terminal of the NMOS transistor MN13 by adding an NMOS transistor MN13 having a source terminal of which is jointly connected to the drain terminal and a source terminal of which is connected to a ground power source. . Therefore, according to the operation of the NMOS transistor MN13, a direct current flows into the series connection of the MOS transistor while the second input buffer signal is low, that is, while the gate control signal passing through the inverting element is high, thereby achieving the same effect. have.

제4도는 본 고안의 반도체 메모리 소자의 입력 버퍼 회로에서 피모스 트랜지스터 MP12와 엔모스 트랜지스터 MN12의 게이트단에 침 선택 제어 입력신호(CEx)를 인가하며, 피모스 트랜지스터 MP11의 소오스단에 드레인단이 연결되고, 소오스단이 공급전원(Vcc)이 연결되는 피모스 트랜지스터 MP13을 부가하고, 피모스 트랜지스터의 게이트단에 제2입력버퍼제어신호를 연결한 것이다. 여기서도 제2입력버퍼제어신호가 로우인 동안에만 피모스 트랜지스터 MP13이 턴온되어 모스 트랜지스터의 직렬연결부에 직류전류가 흐르게 된다.4 shows a needle select control input signal CE x at the gate terminal of the PMOS transistor MP12 and the NMOS transistor MN12 in the input buffer circuit of the semiconductor memory device of the present invention, and the drain terminal at the source terminal of the PMOS transistor MP11. The PMOS transistor MP13 to which the source terminal Vcc is connected is connected to the source terminal, and the second input buffer control signal is connected to the gate terminal of the PMOS transistor. Here again, the PMOS transistor MP13 is turned on only while the second input buffer control signal is low, so that a DC current flows in the series connection portion of the MOS transistor.

제5도는 본 고안의 반도체 메모리 소자의 입력 버퍼 회로에서 피모스 트랜지스터 MP12와 엔모스 트랜지스터 MN12의 게이트단에 칩 선택 제어 입력신호(CEx)를 인가하며, 엔모스 트랜지스터 MN11, MN12의 소오스단이 공통으로 드레인스단에 연결되고, 소오스단이 접지전원에 연결되는 엔모스 트랜지스터 MN14와, 피모스 트랜지스터 MP11의 소오스단에 드레인단이 연결되고, 소오스단이 공급전원(Vcc)이 연결되는 피모스 트랜지스터 MP14를 부가하고, 피모스 트랜지스터 MP14의 게이트단에 제2입력버퍼제어신호를 연결하고, 엔모스 트랜지스터 MN14의 게이트단에 제2입력버퍼제어신호를 하나의 반전소자를 거친 후, 연결한 것이다. 이 회로의 공급전원과 접지전원 쪽의 소자를 동시에 제2입력버퍼제어신호가 로우인 구간에서만 동작시켜 동일한 효과를 얻는다.5 shows the chip select control input signal CE x applied to the gate terminal of the PMOS transistor MP12 and the NMOS transistor MN12 in the input buffer circuit of the semiconductor memory device of the present invention, and the source terminals of the NMOS transistors MN11 and MN12 NMOS transistor MN14 having a common drain terminal and a source terminal connected to a ground power source, and a PMOS transistor having a drain terminal connected to a source terminal of the PMOS transistor MP11 and a source terminal connected to a supply power source (Vcc). The MP14 is added, the second input buffer control signal is connected to the gate terminal of the PMOS transistor MP14, and the second input buffer control signal is connected to the gate terminal of the NMOS transistor MN14 after passing through one inverting element. The same effect can be obtained by simultaneously operating the element on the supply power supply and the ground power supply side of this circuit at the same time only when the second input buffer control signal is low.

본 고안의 반도체 메모리 소자의 입력 버퍼 회는 종래 입력버퍼를 구성하는 모스 트랜지스터를 칩 선택 제어신호(CEx)로 하여, 입력이 TTL(H=2.2V, L=0.8V)레벨일 때, 피모스 트랜지스터 MP1과 엔모스 트랜지스터 MN1이 동시에 턴온되어 모스 트랜지스터 직렬연결부에 직류 전류가 항상 흐르던 문제점을 입력버퍼의 출력이 어드레스 천이 검출회로를 거쳐 펄스 폭 변환기를 통해 출력된 신호(PCS)와 칩 선택 제어 입력신호(CEx)를 두 입력으로 하는 엔드논리소자(AND)의 출력신호로 대체하여 엔드논리소자의 출력신호가 로우인 구간에만 모스 트랜지스터의 직렬연결부에 직류전류가 흐르게 하여 저전력 소모를 줄인 것을 특징으로 한다.The input buffer circuit of the semiconductor memory device of the present invention uses a MOS transistor constituting the conventional input buffer as the chip select control signal CE x , when the input is at the TTL (H = 2.2V, L = 0.8V) level. The MOS transistor MP1 and the NMOS transistor MN1 are turned on at the same time, so that DC current always flows in the MOS transistor series connection. The signal (PCS) and chip selection control of the output of the input buffer through the pulse width converter through the address transition detection circuit The low-power consumption is reduced by replacing the input signal CE x with the output signal of the end logic device AND having two inputs, so that a DC current flows in the serial connection of the MOS transistor only when the output signal of the end logic device is low. It features.

Claims (4)

공급전원과 접지전원 사이에 제1 피모스 트랜지스터, 제2 피모스 트랜지스터, 제1 엔모스 트랜지스터가 직렬연결된 모스 트랜지스터 직렬연결부와, 상기 모스트랜지스터 직렬연결부의 출력선에 연결된 제2 엔모스 트랜지스터를 포함하여 이루어진 반도체 메모리 소자의 입력 버퍼 회로에 있어서, 상기 제1 피모스 트랜지스터는 소모스단이 공급전원(Vcc)에 연결되고, 드레인단을 제2 피모스 트랜지스터의 소오스단에 연결되고, 상기 제2 피모스 트랜지스터의 드레인단은 상기 제1 엔모스 트랜지스터의 드레인단에 연결되고, 상기 제1 엔모스 트랜지스터의 소오스단은 접지전원에 연결되며, 상기 제2피모스 트랜지스터의 드레인단과 상기 제1엔모스 트랜지스터의 드레인단사이의 접속점으로 부터의 출력단에 상기 제2 엔모스 트랜지스터의 드레인단이 연결되고, 상기 제2 엔모스 트랜지스터의 소오스단에 접지전원이 연결되며, 상기 제1 피모스 트랜지스터와 상기 제1 엔모스 트랜지스터의 게이트단이 제1 입력버퍼제어신호인 외부입력신호에 연결되고, 상기 제2피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 게이트단이 제2 입력버퍼제어신호인 상기 입력버퍼의 출력이 어드레스 천이 검출회로를 거쳐 펄스 폭 변환기를 통해 출력된 신호(PCS)와 칩 선택 제어 입력신호(CEx)를 두 입력으로 하는 엔드논리소자(AND)의 출력신호에 연결되어 이루어지는 반도체 메모리소자의 입력버퍼회로.A MOS transistor series connection unit in which a first PMOS transistor, a second PMOS transistor, and a first NMOS transistor are connected in series between a supply power supply and a ground power supply; and a second NMOS transistor connected to an output line of the MOS transistor series connection unit. In the input buffer circuit of the semiconductor memory device, the first PMOS transistor has a source terminal is connected to the supply power supply (Vcc), the drain terminal is connected to the source terminal of the second PMOS transistor, the second P The drain terminal of the MOS transistor is connected to the drain terminal of the first NMOS transistor, the source terminal of the first NMOS transistor is connected to a ground power source, and the drain terminal of the second PMOS transistor and the first NMOS transistor. The drain terminal of the second NMOS transistor is connected to the output terminal from the connection point between the drain terminals of the And a ground power source connected to a source terminal of the second NMOS transistor, a gate terminal of the first PMOS transistor and the first NMOS transistor connected to an external input signal that is a first input buffer control signal, and The chip selection control and the signal PCS outputted through the pulse width converter through the address transition detection circuit, the output of the input buffer having the gate terminal of the second PMOS transistor and the second NMOS transistor is the second input buffer control signal. An input buffer circuit of a semiconductor memory device connected to an output signal of an end logic device AND having two input signals CEx. 제1항에 있어서, 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터 MN12의 게이트 단에 칩 선택 제어 입력신호(CEx)가 인가되며, 상기 제1, 제2 엔모스 트랜지스터의 소오소단이 공통으로 드레인단에 연결되고, 소오스단이 접지전원에 연결되는 제3 엔모스 트랜지스터를 부가하고, 상기 제3 엔모스 트랜지스터의 게이트단에 하나의 반전소자를 거친 상기 제2 입력버퍼제어신호를 연결한 것을 특징으로 하는 반도체 메모리 소자의 입력 버퍼회로.The chip select control input signal CEx is applied to a gate terminal of the second PMOS transistor and the second NMOS transistor MN12, and a source element of the first and second NMOS transistors is disposed. A third NMOS transistor connected to a drain terminal in common and a source terminal connected to a ground power source, and connecting the second input buffer control signal through one inverting element to a gate terminal of the third NMOS transistor An input buffer circuit of a semiconductor memory device, characterized in that. 제1항에 있어서, 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 게이트단에 칩 선택 제어 입력신호(CEx)를 인가하며, 상기 제1 피모스 트랜지스터의 소오스단에 드레인단이 연결되고, 소오스단이 공급전원이 연결되는 제3피모스 트랜지스터를 부가하고, 상기 제3 피모스 트랜지스터의 게이트단에 상기 제2입력버퍼제어신호를 연결한 것을 특징으로 하는 반도체 메모리 소자의 입력 버퍼 회로,The method of claim 1, wherein a chip select control input signal CE x is applied to a gate terminal of the second PMOS transistor and the second NMOS transistor, and a drain terminal is connected to a source terminal of the first PMOS transistor. And a source terminal having a third PMOS transistor to which a supply power is connected, and connecting the second input buffer control signal to a gate terminal of the third PMOS transistor. , 제1항에 있어서, 상기 제2 피모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 게이트단에 칩 선택 제어 입력신호(CEx)를 인가하며, 상기 제1, 제2 엔모스 트랜지스터의 소오스단이 공동으로 트레인스단에 연결되고, 소오스단이 접지전원에 연결되는 제4 엔모스 트랜지스터와, 상기 제1 피모스 트랜지스터의 소오스단에 드레인단이 연결되고, 소오스단이 공급전원이 연결되는 제4 피모스 트랜지스터를 부가하고, 상기 제4피모스 트랜지스터의 게이트단에 상기 제2입력버퍼제어신호를 연결하고, 상기 제4 엔모스 트랜지스터의 게이트단에 상시 제2입력버퍼제어신호를 하나의 반전소자를 거친 후, 연결한 것을 특징으로 하는 반도체 메모리 소자의 입력버퍼회로.The method of claim 1, wherein a chip select control input signal CE x is applied to a gate terminal of the second PMOS transistor and the second NMOS transistor, and the source terminals of the first and second NMOS transistors are jointed. A fourth NMOS transistor connected to a train stage, a source end connected to a ground power source, a fourth PMOS node connected to a source end of the first PMOS transistor, and a source end connected to a supply power source. A transistor is added, the second input buffer control signal is connected to the gate terminal of the fourth PMOS transistor, and the second input buffer control signal is constantly passed through one inverting device to the gate terminal of the fourth NMOS transistor. And an input buffer circuit of the semiconductor memory device, which is connected.
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