KR20020096954A - Manufacturing method of compound semiconductor device - Google Patents

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Abstract

PURPOSE: To provide a method of manufacturing a compound semiconductor device especially using a GaAs substrate which eliminates the drawback that a silicon nitride film is apt to break at bonding because of the hardness of a substrate and the film by removing the silicon nitride film formed beneath pad electrodes until the final step for safety. CONSTITUTION: According to the manufacturing method, high concentration regions are provided beneath pad electrodes and a wiring layer or beneath the peripheral edge and a silicon nitride film beneath the pad electrodes is removed. The high concentration regions ensure a specified isolation after removal of the nitride film, this allowing the break-preventing gold plating step to be omitted and the spacing between each pad and the wiring layer to be reduced to realize the chip shrinkage.

Description

화합물 반도체 장치의 제조 방법{MANUFACTURING METHOD OF COMPOUND SEMICONDUCTOR DEVICE}MANUFACTURING METHOD OF COMPOUND SEMICONDUCTOR DEVICE

본 발명은 화합물 반도체 장치의 제조 방법, 특히 GaAs 기판을 이용한 화합물 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for producing a compound semiconductor device, particularly a method for producing a compound semiconductor device using a GaAs substrate.

휴대 전화 등의 이동 통신 기기에서는 ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 전환 회로나 송수신의 전환 회로 등에, 이들 고주파 신호를 전환시키기 위한 스위치 소자가 이용되는 것이 많다(예를 들면, 특개평9-181642호). 그 소자로서는 고주파를 다루기 때문에 칼륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 것이 많아, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)의 개발이 진행되고 있다.In many mobile communication devices such as mobile phones, a large number of microwaves are used, and a switch element for switching these high frequency signals is often used for an antenna switching circuit and a transmission / reception circuit for transmission / reception. Kept. 9-181642). Because the device deals with high frequency, many field-effect transistors (hereinafter referred to as FETs) using potassium arsenide (GaAs) are often used. Accordingly, the development of monolithic microwave integrated circuits (MMICs) incorporating the switch circuit itself has been developed. It's going on.

도 11(a)는 GaAs FET의 단면도를 도시하고 있다. 비도핑의 GaAs 기판(31)의 표면 부분에 n형 불순물을 도핑하여 n형의 채널 영역(32)을 형성하고, 채널 영역(32) 표면에 쇼트키 접촉하는 게이트 전극(33)을 배치하고, 게이트 전극(33)의 양 옆에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극(34, 35)을 배치한다. 이 트랜지스터는 게이트 전극(33)의 전위에 의해 바로 아래의 채널 영역(32) 내에 공핍층을 형성하고, 소스 전극(34)과 드레인 전극(35) 사이의 채널 전류를 제어한다.Fig. 11A shows a cross sectional view of a GaAs FET. N-type impurities are doped into the surface portion of the undoped GaAs substrate 31 to form an n-type channel region 32, and a gate electrode 33 is placed in Schottky contact on the surface of the channel region 32, Source and drain electrodes 34 and 35 in ohmic contact with the GaAs surface are disposed on both sides of the gate electrode 33. This transistor forms a depletion layer in the channel region 32 directly below by the potential of the gate electrode 33 and controls the channel current between the source electrode 34 and the drain electrode 35.

도 11(b)는 GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 도시하고 있다.Fig. 11B shows a principle circuit diagram of a compound semiconductor switch circuit device called a single pole double throw (SPDT) using a GaAs FET.

제1 및 제2 FET FET1, FET2의 소스(또는 드레인)가 공통 입력 단자 IN에 접속되고, 각 FET1, FET2의 게이트가 저항 R1, R2를 통해 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 접속되고, 각 FET의 드레인(또는 소스)이 제1 및 제2 출력 단자 OUT1, OUT2에 접속된다. 제1 및 제2 제어 단자 Ctl-1, Ctl-2에 인가되는 신호는 상보 신호로서, H 레벨의 신호가 인가된 FET가 ON하여, 입력 단자 IN에 인가된 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항 R1, R2는 교류 접지가 되는 제어 단자 Ctl-1, Ctl-2의 직류 전위에 대하여 게이트 전극을 통해 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.Sources (or drains) of the first and second FETs FET1, FET2 are connected to the common input terminal IN, and the gates of each of the FET1, FET2 are connected to the resistors R1, R2 through the first and second control terminals Ctl-1, Ctl-. It is connected to 2, and the drain (or source) of each FET is connected to the 1st and 2nd output terminals OUT1 and OUT2. The signals applied to the first and second control terminals Ctl-1 and Ctl-2 are complementary signals. The FET to which the H level signal is applied is turned on, and the signal applied to the input terminal IN is transmitted to either output terminal. It is supposed to be. The resistors R1 and R2 are disposed for the purpose of preventing the high frequency signal from leaking through the gate electrode with respect to the DC potentials of the control terminals Ctl-1 and Ctl-2, which are to be the AC ground.

이러한 화합물 반도체 스위치 회로 장치의 FET, 패드 및 배선의 제조 방법을 도 12∼도 20에 도시한다.12 to 20 show a method of manufacturing a FET, a pad, and a wiring of such a compound semiconductor switch circuit device.

도 12에서는 기판(1) 표면에 채널층(2)을 형성한다.In FIG. 12, the channel layer 2 is formed on the surface of the substrate 1.

즉, 기판(1) 전면을 약 100Å의 두께의 스루 이온 주입용 실리콘 질화막(3)으로 피복한다. 다음으로, 예정된 채널층(2) 상의 레지스트층(4)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(4)을 마스크로 하여 예정된 채널층(2)으로 동작층을 선택하기 위해서 p-형을 공급하는 불순물의 이온 주입 및 n형을 공급하는 불순물의 이온 주입을 행한다. 이 결과, 비도핑 기판(1)에는 p-형 영역(5)과, 그 위에 n형 채널층(2)이 형성된다.That is, the entire surface of the substrate 1 is covered with a silicon nitride film 3 for through ion implantation having a thickness of about 100 GPa. Next, a photolithography process is performed to selectively window the resist layer 4 on the predetermined channel layer 2. Subsequently, in order to select the operation layer with the predetermined channel layer 2 using this resist layer 4 as a mask, ion implantation of impurities supplying p − type and ion implantation of impurities supplying n type are performed. As a result, the p − type region 5 and the n type channel layer 2 are formed on the undoped substrate 1.

도 13에서는 기판(1) 표면에 채널층의 양단에 인접하여 소스 영역(6) 및 드레인 영역(7)을 형성한다.In FIG. 13, the source region 6 and the drain region 7 are formed on the surface of the substrate 1 adjacent to both ends of the channel layer.

전(前)공정에서 이용한 레지스트층(4)을 제거하고, 새롭게 예정된 소스 영역(6) 및 드레인 영역(7) 상의 레지스트층(8)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(8)을 마스크로 하여 예정된 소스 영역(6) 및 드레인 영역(7)에 n형을 공급하는 불순물의 이온 주입을 행하여, n+형의 소스 영역(6) 및 드레인 영역(7)을 형성한다.The resist layer 4 used in the previous step is removed, and a photolithography process for selectively windowing the resist layer 8 on the newly scheduled source region 6 and drain region 7 is performed. Subsequently, ion implantation of impurities supplying n-type to the predetermined source region 6 and the drain region 7 is performed by using the resist layer 8 as a mask, and the n + -type source region 6 and the drain region are then implanted. (7) is formed.

도 14에서는 소스 영역(6) 및 드레인 영역(7)에 제1층째 전극으로서 오믹 금속층(10)을 부착하여 제1 소스 전극(11) 및 제1 드레인 전극(12)을 형성한다.In FIG. 14, the ohmic metal layer 10 is attached to the source region 6 and the drain region 7 as the first layer electrode to form the first source electrode 11 and the first drain electrode 12.

예정된 제1 소스 전극(11) 및 제1 드레인 전극(12)을 형성하는 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 제1 소스 전극(11) 및 제1 드레인 전극(12) 상에 있는 실리콘 질화막(3)을 CF4플라즈마에 의해 제거하고 이어서 오믹 금속층(10)이 되는 AnGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(13)을 제거하고, 리프트 오프에 의해 소스 영역(6) 및 드레인 영역(7) 상에 제1 소스 전극(11) 및 제1 드레인 전극(12)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(11)과 소스 영역(6) 및 제1 드레인 전극(12)과 드레인 영역(7)의 오믹 접합을 형성한다.A photolithography process is performed to selectively window the portions forming the predetermined first source electrode 11 and the first drain electrode 12. The silicon nitride film 3 on the predetermined first source electrode 11 and the first drain electrode 12 is removed by CF 4 plasma, and then three layers of AnGe / Ni / Au, which become the ohmic metal layer 10, are sequentially Vacuum deposition by lamination. Thereafter, the resist layer 13 is removed and the first source electrode 11 and the first drain electrode 12 are left on the source region 6 and the drain region 7 by lift-off. Subsequently, an ohmic junction between the first source electrode 11 and the source region 6 and the first drain electrode 12 and the drain region 7 is formed by alloying heat treatment.

도 15에서는 예정된 게이트 전극(16) 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다.In FIG. 15, a photolithography process is performed to selectively window portions of the predetermined gate electrode 16. In FIG.

도 16에서는 노출된 질화막(3)을 드라이 에칭한 후, 게이트 금속층(18)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(14)을 제거하고 리프트 오프에 의해 채널층(2)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(16) 및 제1 패드 전극(17)을 형성한다.In FIG. 16, the exposed nitride film 3 is dry etched, and three layers of Ti / Pt / Au, which are the gate metal layers 18, are sequentially vacuum deposited and stacked. Thereafter, the resist layer 14 is removed and a gate electrode 16 and a first pad electrode 17 having a gate length of 0.5 占 퐉 which are brought into contact with the channel layer 2 by lift-off are formed.

도 17에서는 패시베이션막(19)을 형성한 후, 제2 소스 및 드레인 전극(23, 24)과 배선층(25)을 형성한다.In FIG. 17, after the passivation film 19 is formed, the second source and drain electrodes 23 and 24 and the wiring layer 25 are formed.

게이트 전극(16)을 형성한 후, 게이트 전극(16) 주변의 채널층(2)을 보호하기 위해서, 기판(1) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(19)으로 피복된다. 이 패시베이션막(19) 상에 포토리소그래피 프로세스를 행하여, 제1 소스 및 드레인 전극(11, 12)과의 컨택트부 및 게이트 전극(16)과의 컨택트부에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(19)을 드라이 에칭한다. 그 후, 레지스트층은 제거된다.After the gate electrode 16 is formed, the surface of the substrate 1 is covered with a passivation film 19 made of a silicon nitride film in order to protect the channel layer 2 around the gate electrode 16. A photolithography process is performed on the passivation film 19 to selectively open the resist with respect to the contact portion with the first source and drain electrodes 11, 12 and the contact portion with the gate electrode 16, The passivation film 19 of the part is dry-etched. Thereafter, the resist layer is removed.

그 후, 제2 소스 및 드레인 전극(23, 24)과 배선층(25)을 형성한다. 기판(1) 전면에 새로운 포토리소그래피 프로세스를 행하고, 제1 소스 전극(11), 제1 드레인 전극(12) 부분과, 예정된 배선층(25) 상의 패시베이션막(19)을 노출하고 나머지 부분을 레지스트층(20)으로 덮는다. 계속해서, 전면에 제3층째 전극으로서의 배선 금속층(21)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 레지스트층(20)은 그대로 마스크로서 이용되기 때문에, 제1 소스 전극(11), 제1 드레인 전극(12)에 컨택트하는 제2 소스 전극(23) 및 제2 드레인 전극(24)과 배선층(25)이 형성된다. 배선 금속층(21)의 나머지는 레지스트층(20) 상에 부착되기 때문에, 레지스트층(20)을 제거하여 리프트 오프에 의해 제2 소스 전극(23) 및 제2 드레인 전극(24)과 배선층(25)만을 남기고, 다른 것은 제거된다. 또, 일부 배선 부분은 이 배선 금속층(21)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 배선 금속층(21)은 남겨진다.Thereafter, the second source and drain electrodes 23 and 24 and the wiring layer 25 are formed. A new photolithography process is performed on the entire surface of the substrate 1, exposing the first source electrode 11, the first drain electrode 12, and the passivation film 19 on the predetermined wiring layer 25, and rest of the resist layer. Cover with 20. Subsequently, three layers of Ti / Pt / Au serving as the wiring metal layer 21 serving as the third layer electrode are sequentially vacuum-deposited on the entire surface. Since the resist layer 20 is used as a mask as it is, the 2nd source electrode 23 and the 2nd drain electrode 24 and the wiring layer 25 which contact the 1st source electrode 11 and the 1st drain electrode 12 are shown. ) Is formed. Since the rest of the wiring metal layer 21 is attached on the resist layer 20, the second source electrode 23, the second drain electrode 24, and the wiring layer 25 are removed by lifting off the resist layer 20. ), Only others are removed. Moreover, since some wiring part is formed using this wiring metal layer 21, the wiring metal layer 21 of the wiring part is naturally left.

도 18에서는 층간 절연막용의 질화막(26)을 형성하여, 도금용 전극(27)을 형성한다.In FIG. 18, the nitride film 26 for interlayer insulation film is formed, and the plating electrode 27 is formed.

다층 배선화를 위해서, 기판(1) 표면은 실리콘 질화막으로 이루어지는 층간절연막(26)으로 피복된다. 층간 절연막(26) 상에 포토리소그래피 프로세스를 행하여 제2 소스 및 드레인 전극(23, 24)과의 컨택트 부분 및 배선 전극(25)의 컨택트 부분에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(19)을 드라이 에칭한다. 그 후, 레지스트층은 제거된다.For multilayer wiring, the surface of the substrate 1 is covered with an interlayer insulating film 26 made of a silicon nitride film. A photolithography process is performed on the interlayer insulating film 26 to selectively open the resist with respect to the contact portions of the second source and drain electrodes 23, 24 and the contact portions of the wiring electrodes 25, The passivation film 19 is dry etched. Thereafter, the resist layer is removed.

그 후, 도금용 전극(27)을 형성한다. 전면에 도금용 전극(27)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 제2 소스 및 드레인 전극(23, 24) 및 배선 전극(25)의 소정 부분에는 컨택트홀이 설치되어 있기 때문에, 도금용 전극(27)이 컨택트된다.Thereafter, the plating electrode 27 is formed. Three layers of Ti / Pt / Au serving as the plating electrodes 27 are sequentially vacuum deposited on the entire surface. Since contact holes are provided in predetermined portions of the second source and drain electrodes 23 and 24 and the wiring electrode 25, the plating electrode 27 is contacted.

도 19에서는 금 도금을 실시하여, 제3 소스 및 드레인 전극(28, 29)과 본딩 와이어를 고착하기 위한 패드 전극(31)을 형성한다.In FIG. 19, gold plating is performed to form pad electrodes 31 for fixing the third source and drain electrodes 28 and 29 to the bonding wires.

기판(1)에 포토리소그래피 프로세스를 행하여, 예정된 제3 소스 전극(28), 제3 드레인 전극(29) 및 예정된 패드 전극(31) 부분의 도금용 전극(27)을 노출하여, 나머지 부분을 레지스트층(30)으로 덮은 후, 전해 금 도금을 행한다. 이 때, 레지스트층(30)이 마스크가 되어 도금용 전극(27)이 노출된 부분만 금 도금이 부착된다. 즉, 제2 소스 전극(23), 제2 드레인 전극(24)에 컨택트하는 제3 소스 전극(28) 및 제3 드레인 전극(29)과 본딩 와이어를 고착하기 위한 패드 전극(31)이 형성된다.A photolithography process is performed on the substrate 1 to expose the predetermined third source electrode 28, the third drain electrode 29, and the electrode 27 for plating of the predetermined pad electrode 31, and resist the remaining portions. After covering with the layer 30, electrolytic gold plating is performed. At this time, gold plating is attached only to a portion where the resist layer 30 becomes a mask and the plating electrode 27 is exposed. That is, a pad electrode 31 for fixing the bonding wires with the third source electrode 28 and the third drain electrode 29 that contacts the second source electrode 23, the second drain electrode 24 is formed. .

도 20에서는 패드 전극(31)을 최종적으로 형성하고, 그 위에 본딩 와이어(40)를 압착한다.In FIG. 20, the pad electrode 31 is finally formed and the bonding wire 40 is crimped | bonded on it.

레지스트(30)를 제거한 후, 전면에 노출된 불필요한 도금용 전극(27)을 제거한다. 금 도금이 실시된 제3 소스 전극(28), 제3 드레인 전극(29) 및 패드 전극(31) 이외의 도금용 전극은 불필요하다. Ar 플라즈마에 의한 이온 밀링을 행하면 금 도금이 실시되어 있지 않은 부분의 도금용 전극이 깎여 층간 절연막(26)이 노출된다. 금 도금 부분도 다소 깎이지만, 2∼3㎛ 정도의 두께가 있기 때문에 문제없다. 또, 일부 배선 부분은 이 금 도금을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 도금용 전극(27) 및 금 도금은 남겨진다.After removing the resist 30, the unnecessary plating electrodes 27 exposed on the entire surface are removed. Plating electrodes other than the third source electrode 28, the third drain electrode 29, and the pad electrode 31, which are subjected to the gold plating, are unnecessary. When ion milling by Ar plasma is performed, the plating electrode of the portion where the gold plating is not performed is cut, and the interlayer insulating film 26 is exposed. Although the gold-plated part is slightly shaved, there is no problem because there is a thickness of about 2 to 3 μm. Moreover, since some wiring part is formed using this gold plating, the plating electrode 27 and gold plating of the wiring part remain naturally.

화합물 반도체 스위치 회로 장치는 전공정을 완성하면, 조립을 행하는 후(後)공정으로 이행된다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별적으로 반도체 칩 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어(40)로 반도체 칩의 패드 전극(31)과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(40)로서는 금 세선을 이용하여, 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.When the compound semiconductor switch circuit device completes the previous step, the compound semiconductor switch circuit device is shifted to the post-step of performing assembly. The wafer-shaped semiconductor chip is diced, the semiconductor chip is separated separately, and the semiconductor chip is fixed to a frame (not shown), and then the bonding electrode 40 and the pad electrode 31 of the semiconductor chip and predetermined leads ( (Not shown). As the bonding wire 40, it is connected by well-known ball bonding using a fine wire. Thereafter, it is transferred to a resin package.

GaAs 기판은 반 절연성이기는 하지만, 기판 상에 와이어 본딩용 패드 전극층을 직접 형성하면, 인접한 전극 사이의 전기적 상호 작용은 여전히 존재한다. 예를 들면, 절연 강도가 약하기 때문에 정전 파괴가 발생하거나, 고주파의 신호가 누설되어 아이솔레이션이 악화하는 등, 특성적으로 문제가 많아진다. 그 때문에 종래의 제조 방법에서는 배선층이나 패드 전극층 아래에 질화막을 깔고 있었다.Although GaAs substrates are semi-insulating, if the pad electrode layer for wire bonding is directly formed on the substrate, electrical interactions between adjacent electrodes still exist. For example, since the dielectric strength is weak, electrostatic breakdown occurs, a high frequency signal leaks, and the isolation deteriorates. Therefore, in the conventional manufacturing method, the nitride film was laid under the wiring layer or the pad electrode layer.

그러나, 질화막은 딱딱하기 때문에, 본딩 시의 압력으로 패드 부분에 균열이 발생한다. 이것을 억제하기 위해서 질화막 상의 본딩 전극에는 금 도금을 실시하여 대응하고 있지만, 금 도금의 공정은 공정 수도 증가하고, 비용도 늘게 된다.However, since the nitride film is hard, cracking occurs in the pad portion due to the pressure at the time of bonding. In order to suppress this, the bonding electrode on the nitride film is subjected to gold plating to cope with it. However, the number of steps of the gold plating process increases and the cost increases.

또한, 종래의 화합물 반도체 장치에서는 패드나 배선층을 반 절연성 GaAs 기판에 접촉하여 형성할 때, 아이솔레이션을 확보하기 위해서 인접하는 전극 사이에서 20㎛ 이상의 이격 거리를 두고 있었다. 이 이론적 배경은 부족하지만, 지금까지 반 절연성 GaAs 기판은 절연 기판이라는 개념에서, 내압은 무한대라고 생각되고 있었다. 그러나, 실측을 하면, 내압이 유한하다는 것을 알 수 있었다. 이 때문에 반 절연성 GaAs 기판 중에서 공핍층이 신장하여 고주파 신호에 따른 공핍층 거리의 변화에 의해 공핍층이 인접하는 전극까지 도달하면, 거기서 고주파 신호의 누설을 발생시키는 것으로 생각된다. 이 때문에, 패드 전극층 및 배선층 등의 전극은 20㎛ 이상의 이격 거리를 두고 배치되어 있었다.In the conventional compound semiconductor device, when pads and wiring layers are formed in contact with a semi-insulating GaAs substrate, a distance of 20 µm or more is provided between adjacent electrodes in order to ensure isolation. This theoretical background is lacking, but until now the semi-insulating GaAs substrate was considered to be an insulated substrate, and the breakdown voltage was considered to be infinite. However, when measured, it turned out that internal pressure is finite. For this reason, when the depletion layer expands in the semi-insulating GaAs substrate and the depletion layer reaches the adjacent electrode by the change of the depletion layer distance according to the high frequency signal, it is thought that the high frequency signal leaks there. For this reason, electrodes, such as a pad electrode layer and wiring layer, were arrange | positioned with the separation distance of 20 micrometers or more.

그러나, 상술한 화합물 반도체 장치에서는 5개의 패드가 반도체 칩의 절반 가까이를 차지하고 있어, 칩 사이즈를 저감시킬 수 없는 큰 요인으로 되어 있었다.However, in the above-described compound semiconductor device, five pads occupy almost half of the semiconductor chip, which is a large factor that cannot reduce the chip size.

현재는, 실리콘 반도체 칩의 성능의 향상도 놀랍고, 고주파대에서의 이용 가능성이 높아지고 있다. 종래에는 실리콘 칩은 고주파대에서의 이용이 어렵고, 고가의 화합물 반도체 칩이 이용되고 있었지만, 실리콘 반도체의 이용 가능성이 높아지면, 당연히 웨이퍼 가격이 높은 화합물 반도체 칩은 가격 경쟁에서 밀린다. 이 때문에 칩 사이즈를 수축하여 비용을 억제할 필요가 있어, 칩 사이즈의 저감은 불가피하다.At present, the improvement of the performance of a silicon semiconductor chip is also surprising, and the availability in a high frequency band is increasing. Conventionally, silicon chips are difficult to use at high frequencies, and expensive compound semiconductor chips have been used. However, when the availability of silicon semiconductors increases, compound semiconductor chips having a high wafer price naturally fall behind in price competition. For this reason, it is necessary to shrink | shrink chip size and to suppress cost, and chip size reduction is inevitable.

도 1은 본 발명을 설명하기 위한 단면도.1 is a cross-sectional view for explaining the present invention.

도 2는 본 발명을 설명하기 위한 단면도.2 is a cross-sectional view for explaining the present invention.

도 3은 본 발명을 설명하기 위한 단면도.3 is a cross-sectional view for explaining the present invention.

도 4는 본 발명을 설명하기 위한 단면도.4 is a cross-sectional view for explaining the present invention.

도 5는 본 발명을 설명하기 위한 단면도.5 is a cross-sectional view for explaining the present invention.

도 6은 본 발명을 설명하기 위한 단면도.6 is a cross-sectional view for explaining the present invention.

도 7은 본 발명을 설명하기 위한 단면도.7 is a cross-sectional view for explaining the present invention.

도 8은 본 발명을 설명하기 위한 단면도.8 is a cross-sectional view for explaining the present invention.

도 9는 본 발명을 설명하기 위한 단면도.9 is a cross-sectional view for explaining the present invention.

도 10은 본 발명을 설명하기 위한 도면으로, 10(a)는 단면도, 10(b)는 단면도, 10(c)는 평면도.10 is a view for explaining the present invention, 10 (a) is a cross-sectional view, 10 (b) is a cross-sectional view, 10 (c) is a plan view.

도 11은 종래예를 설명하기 위한 도면으로, 11(a)는 단면도, 11(b)는 회로도.11 is a diagram for explaining a conventional example, in which 11 (a) is a sectional view and 11 (b) is a circuit diagram.

도 12는 종래예를 설명하기 위한 단면도.12 is a cross-sectional view for explaining a conventional example.

도 13은 종래예를 설명하기 위한 단면도.13 is a cross-sectional view for explaining a conventional example.

도 14는 종래예를 설명하기 위한 단면도.14 is a cross-sectional view for explaining a conventional example.

도 15는 종래예를 설명하기 위한 단면도.15 is a cross-sectional view for explaining a conventional example.

도 16은 종래예를 설명하기 위한 단면도.16 is a cross-sectional view for explaining a conventional example.

도 17은 종래예를 설명하기 위한 단면도.17 is a cross-sectional view for explaining a conventional example.

도 18은 종래예를 설명하기 위한 단면도.18 is a cross-sectional view for explaining a conventional example.

도 19는 종래예를 설명하기 위한 단면도.19 is a cross-sectional view for explaining a conventional example.

도 20은 종래예를 설명하기 위한 단면도.20 is a cross-sectional view for explaining a conventional example.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

52 : 채널층52: channel layer

56 : 소스 영역56: source area

57 : 드레인 영역57: drain region

75 : 소스75: source

76 : 드레인 전극76: drain electrode

77 : 패드 전극77: pad electrode

80 : 본딩 와이어80: bonding wire

본 발명은 상술한 제반 사정을 감안하여 이루어진 것으로, 패드 전극 아래의질화막을 제거하여 와이어 본드 시의 압력에 의한 영향을 억제하고, 패드 전극 아래에 고농도 영역을 형성하고, 또한 배선으로 이용한 게이트 금속 아래에 고농도 영역을 형성함으로써, 인접하는 패드 전극, 배선 전극의 이격 거리를 축소하여 칩 사이즈를 수축할 수 있는 패드 구조, 배선 전극 구조를, 공정 수를 늘리지 않고 실현하는 화합물 반도체 장치의 제조 방법을 제공하는 데 특징이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and removes the nitride film under the pad electrode to suppress the influence of the pressure at the time of wire bonding, to form a high concentration region under the pad electrode, and under the gate metal used as wiring. Provided is a method for producing a compound semiconductor device that realizes a pad structure and a wiring electrode structure capable of shrinking a chip size by reducing the separation distance between adjacent pad electrodes and wiring electrodes by forming a high concentration region in the same region without increasing the number of steps. It is characterized by.

즉, 기판 표면에 채널층을 형성하는 공정과, 상기 채널층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역을 형성하는 공정과, 상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과, 상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극 및 배선층을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서의 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과, 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정을 포함하는 것을 특징으로 한다.That is, a process of forming a channel layer on a substrate surface, forming a source and a drain region in contact with the channel layer, and simultaneously forming a high concentration region under a predetermined pad region and a predetermined wiring layer, and in the source and drain regions Attaching an ohmic metal layer as a first layer electrode to form a first source and a first drain electrode, and attaching a gate metal layer as a second layer electrode on the channel layer and the high concentration region to form a gate electrode and a first pad electrode And forming a wiring layer, and attaching a pad metal layer as a third layer electrode on the first source and first drain electrodes and the first pad electrode to form a second source and a second drain electrode and a second pad electrode. And pressing the bonding wire onto the second pad electrode.

〈실시예〉<Example>

이하, 본 발명의 실시예에 대하여 도 1 내지 도 10을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 10.

본 발명은 기판(51) 표면에 채널층(52)을 형성하는 공정과, 상기 채널층(52)에 접하여 소스 및 드레인 영역(56, 57)을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역(60, 61)을 형성하는 공정과, 상기 소스 및 드레인 영역(56, 57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여 제1소스 및 제1 드레인 전극(65, 66)을 형성하는 공정과, 상기 채널층(52) 및 상기 고농도 영역(60, 61) 상에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69) 및 제1 패드 전극(70) 및 배선층(62)을 형성하는 공정과, 상기 제1 소스 및 제1 드레인 전극(65, 66)과 상기 제1 패드 전극(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 및 제2 드레인 전극(75, 76)과 제2 패드 전극(77)을 형성하는 공정과, 상기 제2 패드 전극(77) 상에 본딩 와이어(80)를 압착하는 공정으로 구성된다.The present invention provides a process for forming a channel layer 52 on a surface of a substrate 51, and forming source and drain regions 56 and 57 in contact with the channel layer 52, and simultaneously under a predetermined pad region and under a predetermined wiring layer. Forming high concentration regions 60 and 61 on the substrate; and attaching the ohmic metal layer 64 as a first layer electrode to the source and drain regions 56 and 57, thereby forming the first source and first drain electrodes 65 and 66. ) And a gate metal layer 68 serving as a second layer electrode on the channel layer 52 and the high concentration regions 60 and 61 to form a gate electrode 69 and a first pad electrode 70. And forming a wiring layer 62 and attaching a pad metal layer 74 as a third layer electrode on the first source and first drain electrodes 65 and 66 and the first pad electrode 70. Forming a second source and second drain electrode (75, 76) and a second pad electrode (77), and on the second pad electrode (77) It consists of a step of compression coding the wire (80).

본 발명의 제1 공정은 도 1에 도시하는 바와 같이 기판(51) 표면에 채널층(52)을 형성하는 것이다.The first step of the present invention is to form the channel layer 52 on the surface of the substrate 51 as shown in FIG.

즉, GaAs 등으로 형성되는 화합물 반도체 기판(51) 전면을 약 100Å 내지 200Å의 두께의 스루 이온 주입용 실리콘 질화막(53)으로 피복한다. 다음으로, 예정된 채널층(52) 상의 레지스트층(54)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 그 후, 이 레지스트층(54)을 마스크로 하여 예정된 채널층(52)으로 동작층을 선택하기 위해서 p-형을 공급하는 불순물(24Mg+)의 이온 주입 및 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다.That is, the entire surface of the compound semiconductor substrate 51 formed of GaAs or the like is covered with a silicon nitride film 53 for through ion implantation having a thickness of about 100 GPa to 200 GPa. Next, a photolithography process is performed to selectively window the resist layer 54 on the predetermined channel layer 52. Impurities for supplying ion implanted and n-type of impurity (24Mg +) to supply type (29Si + - Then, the resist layer 54, the p to select the operating layer to a predetermined channel layer 52 as a mask Ion implantation).

이 결과, 비도핑의 기판(51)에는 p-형 영역(55)과, 그 위에 n형 채널층(52)이 형성된다.As a result, a p − type region 55 and an n type channel layer 52 are formed on the undoped substrate 51.

본 발명의 제2 공정은 도 2에 도시하는 바와 같이 상기 채널층(52)에 접하여 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 예정된 패드 영역(70) 아래및 예정된 배선층(62) 아래에 고농도 영역(60, 61)을 형성하는 것이다.The second process of the present invention forms the source region 56 and the drain region 57 in contact with the channel layer 52, as shown in FIG. 2, simultaneously under the predetermined pad region 70 and the predetermined wiring layer 62. The high concentration regions 60 and 61 are formed below.

본 공정은 본 발명의 제1 특징이 되는 공정으로, 전공정에서 이용한 레지스트층(54)을 제거하고, 새롭게 예정된 소스 영역(56), 드레인 영역(57), 예정된 배선층(62) 및 패드 영역(70) 상의 레지스트층(58)을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 이 레지스트층(58)을 마스크로 하여 예정된 소스 영역(56) 및 드레인 영역(57), 예정된 배선층(62) 및 패드 전극(70) 아래의 기판 표면에 n형을 공급하는 불순물(29Si+)의 이온 주입을 행한다. 이에 의해, n+형의 소스 영역(56) 및 드레인 영역(57)을 형성하고, 동시에 예정된 패드 영역(70) 및 배선층(62) 아래의 기판 표면에 고농도 영역(60, 61)을 형성한다. 여기서 중요한 것은 고농도 영역(60, 61)은 예정된 패드 전극(70) 및 배선층(62)보다 돌출되도록 레지스트층(58)을 제거하는 것이다. 이에 따라, 다음 공정에서 형성되는 패드 전극(70) 및 배선층(62) 아래에는 이들의 영역보다 큰 고농도 영역(60, 61)이 형성된다.This step is a step of the first feature of the present invention. The resist layer 54 used in the previous step is removed, and the newly scheduled source region 56, drain region 57, predetermined wiring layer 62, and pad region ( A photolithography process is performed to selectively window the resist layer 58 on 70). Subsequently, impurities 29Si supplying n-type to the surface of the substrate under the predetermined source region 56 and the drain region 57, the predetermined wiring layer 62, and the pad electrode 70 using this resist layer 58 as a mask. + ) Ion implantation. As a result, the n + type source region 56 and the drain region 57 are formed, and at the same time, the high concentration regions 60 and 61 are formed on the surface of the substrate under the predetermined pad region 70 and the wiring layer 62. It is important here to remove the resist layer 58 so that the high concentration regions 60 and 61 protrude beyond the predetermined pad electrode 70 and the wiring layer 62. As a result, high concentration regions 60 and 61 larger than these regions are formed under the pad electrode 70 and the wiring layer 62 formed in the next step.

GaAs 기판 상에 패드 전극 또는 배선층을 직접 형성하면, 고주파 신호에 따른 공핍층 거리의 변화에 의해, 공핍층이 인접하는 전극 또는 배선층까지 도달하면, 거기서 고주파 신호의 누설을 발생하는 것으로 생각된다.If the pad electrode or the wiring layer is directly formed on the GaAs substrate, it is considered that leakage of the high frequency signal occurs thereafter when the depletion layer reaches the adjacent electrode or the wiring layer due to the change in the depletion layer distance according to the high frequency signal.

그러나, 패드 전극(70) 및 배선층(62) 아래의 기판(51) 표면에 n+형의 고농도 영역(60, 61)이 형성되면, 불순물이 도핑되어 있지 않은 기판(51)(반 절연성이지만, 기판 저항치는 1×107Ω·㎝) 표면과 달리, 불순물 농도가 높아진다(이온 종류는 29Si+이고 농도는 1∼5×108㎝-3). 이에 의해, 배선층(62) 및 패드 전극(70)과 기판(51)은 분리되고, 패드 전극(70), 배선층(62)에의 공핍층이 신장하지 않기 때문에, 인접하는 패드 전극(70), 배선층(62)은 서로의 이격 거리를 대폭 근접시켜 형성될 수 있다.However, when the n + type high concentration regions 60 and 61 are formed on the surface of the substrate 51 under the pad electrode 70 and the wiring layer 62, the substrate 51 (not semi-insulating) is not doped with impurities. Unlike the surface of the substrate resistance value of 1 × 10 7 Ω · cm, the impurity concentration increases (the ion type is 29Si + and the concentration is 1 to 5 × 10 8 cm −3 ). As a result, the wiring layer 62, the pad electrode 70, and the substrate 51 are separated, and since the depletion layer to the pad electrode 70 and the wiring layer 62 does not extend, the adjacent pad electrode 70 and the wiring layer are not extended. The 62 may be formed by greatly approaching the separation distance from each other.

구체적으로는 이격 거리를 4㎛로 하면, 20㏈ 이상의 아이솔레이션을 확보하기 더 충분하다고 산출되었다. 또한, 전자계 시뮬레이션에 있어서도 4㎛ 정도의 이격 거리를 두면 2.4㎓에서 40dB 정도의 아이솔레이션을 얻을 수 있는 것을 알 수 있다.Specifically, it was calculated that when the separation distance was 4 µm, it was more sufficient to secure an isolation of 20 ms or more. In addition, in the electromagnetic simulation, it can be seen that an isolation of about 40 dB can be obtained at 2.4 GHz with a separation distance of about 4 μm.

즉, 패드 전극(70) 및 배선층(62) 아래에, 이들 영역보다 돌출되도록 고농도 영역(60, 61)을 형성함으로써, 패드 전극(70) 및 배선층(62)을 직접 GaAs 기판에 형성하여도 아이솔레이션을 충분히 확보할 수 있기 때문에, 종래에 안전을 위해서 형성되어 있는 질화막을 제거할 수 있다.That is, by forming the high concentration regions 60 and 61 under the pad electrode 70 and the wiring layer 62 so as to protrude beyond these areas, the pad electrode 70 and the wiring layer 62 can be formed directly on the GaAs substrate. Since it is possible to secure sufficiently, the nitride film conventionally formed for safety can be removed.

질화막이 불필요하면, 본딩 와이어의 압착 시에 질화막이 균열되는 것을 고려하지 않아도 되므로, 종래에 필요한 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정 수도 많고 비용도 많이 드는 공정이므로, 이 공정을 생략할 수 있으면, 제조 공정의 간소화 및 비용 삭감에 크게 기여할 수 있다.If the nitride film is not necessary, it is not necessary to consider that the nitride film is cracked when the bonding wire is crimped, so that the gold plating step required in the past can be omitted. Since the gold plating process is a process with many processes and is expensive, if this process can be omitted, it can greatly contribute to the simplification and cost reduction of a manufacturing process.

또한, 상호 인접하는 패드 전극(70) 또는 배선층(62)의 이격 거리를 4㎛까지 근접시켜도, 20dBm의 아이솔레이션을 확보하는데는 충분하다. 예를 들면, 5개의패드가 반도체 칩의 절반 가까이를 차지하고 있는 화합물 반도체 장치에서는 칩 사이즈를 대폭 수축할 수 있어, 화합물 반도체 장치의 저가격화를 실현할 수 있다.Moreover, even if the separation distance of the pad electrode 70 or wiring layer 62 which adjoins mutually adjoins to 4 micrometers, it is enough to ensure 20-dBm isolation. For example, in a compound semiconductor device in which five pads occupy almost half of a semiconductor chip, the chip size can be greatly shrunk, thereby realizing low cost of the compound semiconductor device.

본 발명의 제3 공정은 도 3에 도시하는 바와 같이 상기 소스 영역(56) 및 드레인 영역(57)에 제1층째 전극으로서의 오믹 금속층(64)을 부착하여 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 것이다.In the third process of the present invention, as shown in FIG. 3, the ohmic metal layer 64 serving as the first layer electrode is attached to the source region 56 and the drain region 57 so that the first source electrode 65 and the first source electrode 65 are attached. The drain electrode 66 is formed.

우선, 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66)을 형성하는 부분을 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 제1 소스 전극(65) 및 제1 드레인 전극(66) 상에 있는 실리콘 질화막(53)을 CF4플라즈마에 의해 제거하고, 이어서 오믹 금속층(64)이 되는 AnGe/Ni/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(63)을 제거하여, 리프트 오프에 의해 소스 영역(56) 및 드레인 영역(57) 상에 컨택트한 제1 소스 전극(65) 및 제1 드레인 전극(66)을 남긴다. 이어서 합금화 열 처리에 의해 제1 소스 전극(65)과 소스 영역(56), 및 제1 드레인 전극(66)과 드레인 영역(57)의 오믹 접합을 형성한다.First, a photolithography process is performed for selectively windowing portions forming the predetermined first source electrode 65 and the first drain electrode 66. The silicon nitride film 53 on the predetermined first source electrode 65 and the first drain electrode 66 is removed by CF 4 plasma, and then three layers of AnGe / Ni / Au, which become the ohmic metal layer 64, are removed. It is sequentially deposited by vacuum deposition. Thereafter, the resist layer 63 is removed to leave the first source electrode 65 and the first drain electrode 66 contacted on the source region 56 and the drain region 57 by lift-off. Subsequently, an ohmic junction between the first source electrode 65 and the source region 56 and the first drain electrode 66 and the drain region 57 is formed by alloying heat treatment.

본 발명의 제4 공정은 도 4 내지 도 6에 도시하는 바와 같이 상기 채널층(52) 및 상기 고농도 영역(60, 61) 상에 제2층째 전극으로서의 게이트 금속층(68)을 부착하고 게이트 전극(69), 제1 패드 전극(70) 및 배선층(62)을 형성하는 것이다.In the fourth process of the present invention, as shown in Figs. 4 to 6, the gate metal layer 68 as the second layer electrode is attached to the channel layer 52 and the high concentration regions 60 and 61, and the gate electrode ( 69), the first pad electrode 70 and the wiring layer 62 are formed.

본 공정은 본 발명의 제2 특징이 되는 공정이다. 제1 실시예에서, 우선 도 4에서는 예정된 게이트 전극(69), 패드 전극(70) 및 배선층(62) 부분을 선택적으로창 내기하는 포토리소그래피 프로세스를 행한다. 예정된 게이트 전극(69), 패드 전극(70) 및 배선층(62) 부분으로부터 노출한 실리콘 질화막(53)을 드라이 에칭하여, 예정된 게이트 전극(69) 부분의 채널층(52)을 노출하고, 예정된 배선층(62) 및 예정된 패드 전극(70) 부분의 기판(51)을 노출한다.This process is a process which becomes the 2nd characteristic of this invention. In the first embodiment, a photolithography process is first performed in FIG. 4 to selectively window portions of a predetermined gate electrode 69, pad electrode 70, and wiring layer 62. As shown in FIG. The silicon nitride film 53 exposed from the predetermined gate electrode 69, the pad electrode 70, and the wiring layer 62 is dry-etched to expose the channel layer 52 of the predetermined gate electrode 69, and the predetermined wiring layer. 62 and the substrate 51 of the predetermined pad electrode 70 are exposed.

예정된 게이트 전극(69) 부분의 개구부는 0.5㎛로 하여 미세화된 게이트 전극(69)을 형성할 수 있도록 한다. 이 때, 제2 공정에서 설명한 바와 같이 종래에서는 아이솔레이션을 확보하기 위해서 필요한 질화막이 고농도 영역(60, 61)을 형성함으로써 제거할 수 있기 때문에, 본딩 와이어의 압착 시의 충격에 의해, 질화막 및 기판이 균열되지 않는다.The opening of the predetermined portion of the gate electrode 69 is 0.5 占 퐉 so that the micronized gate electrode 69 can be formed. In this case, as described in the second step, since the nitride film necessary for securing isolation is conventionally removed by forming the high concentration regions 60 and 61, the nitride film and the substrate are damaged by the impact during the bonding wire bonding. Does not crack

도 5에서는 채널층(52) 및 노출한 기판(51)에 제2층째 전극으로서의 게이트 금속층(68)을 부착하여 게이트 전극(69), 배선층(62) 및 제1 패드 전극(70)을 형성한다.In FIG. 5, the gate metal layer 68 as the second electrode is attached to the channel layer 52 and the exposed substrate 51 to form the gate electrode 69, the wiring layer 62, and the first pad electrode 70. .

즉, 기판(51)에 제2층째 전극으로서의 게이트 금속층(68)이 되는 Ti/Pt/Au의 3층을 순차적으로 진공 증착하여 적층한다. 그 후, 레지스트층(67)을 제거하여 리프트 오프에 의해 채널층(52)에 컨택트하는 게이트 길이 0.5㎛의 게이트 전극(69)과, 제1 패드 전극(70) 및 배선층(62)을 형성한다.That is, three layers of Ti / Pt / Au serving as the gate metal layer 68 as the second electrode are sequentially deposited on the substrate 51 by vacuum deposition. Thereafter, the resist layer 67 is removed to form a gate electrode 69, a first pad electrode 70, and a wiring layer 62 having a gate length of 0.5 mu m, which contacts the channel layer 52 by lift-off. .

또한, 제2 실시예로서, 도 6에 도시한 바와 같이 게이트 전극(69)의 일부를 채널층(52)에 매립하여도 된다. 그 경우는 게이트 금속층(68)으로서 Pt/Ti/Pt/Au의 4층을 순차적으로 진공 증착하여 적층한다. 그 후, 리프트 오프에 의해, 게이트 전극(69), 제1 패드 전극(70) 및 배선층(62)을 형성한 후, Pt를 매립하는 열 처리를 실시한다. 이에 따라, 도 6에 도시하는 바와 같이 게이트 전극(69)은 기판과의 쇼트키 접합을 유지한 채 채널층(52)에 일부가 매설된다. 여기서, 이 경우의 채널층(52)의 깊이는 제1 공정에서 채널층(52)을 형성하는 경우에, 이 게이트 전극(69)의 매립 분량을 고려하여, 소망의 FET 특성을 얻을 수 있도록 깊게 형성해 둔다.As a second embodiment, a portion of the gate electrode 69 may be embedded in the channel layer 52, as shown in FIG. In this case, as the gate metal layer 68, four layers of Pt / Ti / Pt / Au are sequentially deposited by vacuum deposition. After that, the gate electrode 69, the first pad electrode 70, and the wiring layer 62 are formed by lift-off, and then heat treatment for embedding Pt is performed. As a result, as shown in FIG. 6, the gate electrode 69 is partially embedded in the channel layer 52 while maintaining the Schottky junction with the substrate. Here, in this case, the depth of the channel layer 52 is deep so that when the channel layer 52 is formed in the first process, the desired FET characteristics can be obtained in consideration of the embedding amount of the gate electrode 69. Form it.

채널층(52) 표면(예를 들면, 표면으로부터 500Å∼1000Å 정도)은 자연 공핍층이 발생하거나, 결정이 불균일한 영역 등으로 전류가 흐르지 않아, 채널로서는 유효하지 않다. 게이트 전극(69)의 일부를 채널 영역(52)에 매립함으로써, 게이트 전극(69) 바로 아래의 전류가 흐르는 부분이 채널 영역(52) 표면으로부터 내려 간다. 채널 영역(52)은 사전에 소망의 FET 특성이 얻어지도록 게이트 전극(69)의 매설 분량을 고려하여 깊게 형성되어 있기 때문에, 채널로서 유효하게 활용할 수 있다. 구체적으로는, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선되는 이점을 갖는다.The surface of the channel layer 52 (for example, about 500 GPa to 1000 GPa from the surface) is not effective as a channel because a natural depletion layer is generated or no current flows in a region where the crystal is uneven. By embedding a part of the gate electrode 69 in the channel region 52, the portion where the current directly under the gate electrode 69 flows down from the surface of the channel region 52. Since the channel region 52 is deeply formed in consideration of the embedding amount of the gate electrode 69 so as to obtain desired FET characteristics in advance, it can be effectively utilized as a channel. Specifically, there is an advantage that the current density, channel resistance and high frequency distortion characteristics are greatly improved.

어느 경우라도, 패드 전극(70) 및 배선층(62) 아래의 질화막을 제거할 수 있기 때문에, 균열의 발생이 없어진다. 또한, 종래는 정전 파괴의 방지나 아이솔레이션 확보를 위해서도 필요하지만, 패드 전극(70) 아래 및 배선층(62) 아래의 기판(51)에 고농도 영역(60, 61)을 형성함으로써, 공핍층의 확대를 억제하고, 소정의 아이솔레이션을 확보할 수 있다.In any case, since the nitride film under the pad electrode 70 and the wiring layer 62 can be removed, the occurrence of cracks is eliminated. In addition, although it is conventionally required to prevent electrostatic breakdown or to ensure isolation, the high concentration regions 60 and 61 are formed on the substrate 51 under the pad electrode 70 and under the wiring layer 62 to enlarge the depletion layer. Can be suppressed and a predetermined isolation can be ensured.

이와 같이 질화막이 불필요하면, 그 균열을 억제하기 위해서 준비되어 있던 금 도금 공정이 불필요하게 되므로, 비용을 대폭 삭감시킬 수 있고, 제조 공정도간소화할 수 있다.If the nitride film is unnecessary in this manner, the gold plating process prepared to suppress the crack is unnecessary, so that the cost can be greatly reduced, and the manufacturing process can be simplified.

본 발명의 제5 공정은 도 7 및 도 8에 도시하는 바와 같이 상기 제1 소스 전극(65) 및 제1 드레인 전극(66)과 상기 제1 패드 전극(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 및 제2 드레인 전극(75, 76)과 제2 패드 전극(77)을 형성하는 것이다.The fifth step of the present invention is a pad as a third layer electrode on the first source electrode 65 and the first drain electrode 66 and the first pad electrode 70 as shown in Figs. The metal layer 74 is attached to form the second source and second drain electrodes 75 and 76 and the second pad electrode 77.

도 7에서는 제1 소스 전극(65) 및 제1 드레인 전극(66)과 제1 패드 전극(70) 상의 패시베이션막(72)에 컨택트홀을 형성한다.In FIG. 7, a contact hole is formed in the passivation layer 72 on the first source electrode 65, the first drain electrode 66, and the first pad electrode 70.

게이트 전극(69), 배선층(62) 및 제1 패드 전극(70)을 형성한 후, 게이트 전극(69) 주변의 채널층(52)을 보호하기 위해서, 기판(51) 표면은 실리콘 질화막으로 이루어지는 패시베이션막(72)으로 피복된다. 이 패시베이션막(72) 상에 포토리소그래피 프로세스를 행하고, 제1 소스 전극(65), 제1 드레인 전극(66), 및 제1 패드 전극(70)과의 컨택트부에 대하여 선택적으로 레지스트의 창 내기를 행하고, 그 부분의 패시베이션막(72)을 드라이 에칭한다. 그 후, 레지스트층(71)은 제거된다.After forming the gate electrode 69, the wiring layer 62, and the first pad electrode 70, the surface of the substrate 51 is made of a silicon nitride film in order to protect the channel layer 52 around the gate electrode 69. It is covered with a passivation film 72. A photolithography process is performed on the passivation film 72 to selectively window the resist with respect to the contact portion with the first source electrode 65, the first drain electrode 66, and the first pad electrode 70. Then, the passivation film 72 of the part is dry-etched. Thereafter, the resist layer 71 is removed.

도 8에서는 제1 소스 전극(65) 및 제1 드레인 전극(66)과 제1 패드 전극(70) 상에 제3층째 전극으로서의 패드 금속층(74)을 부착하여 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)을 형성한다.In FIG. 8, the pad metal layer 74 serving as the third layer electrode is attached to the first source electrode 65, the first drain electrode 66, and the first pad electrode 70 to form the second source electrode 75 and the first source electrode 75. The second drain electrode 76 and the second pad electrode 77 are formed.

기판(51) 전면에 새로운 레지스트층(73)을 도포하여 포토리소그래피 프로세스를 행하고, 예정된 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77) 상의 레지스트를 선택적으로 창 내기하는 포토리소그래피 프로세스를 행한다. 계속해서, 제3층째 전극으로서의 패드 금속층(74)이 되는 Ti/Pt/Au의 3층을순차적으로 진공 증착하여 적층하고, 제1 소스 전극(65), 제1 드레인 전극(66) 및 제1 패드 전극(70)에 컨택트하는 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)이 형성된다. 패드 금속층(74)의 다른 부분은 레지스트층(73) 상에 부착되기 때문에, 레지스트층(73)을 제거하여 리프트 오프에 의해 제2 소스 전극(75) 및 제2 드레인 전극(76)과 제2 패드 전극(77)만을 남기고, 나머지는 제거된다. 또, 일부 배선 부분은 이 패드 금속층(74)을 이용하여 형성되기 때문에, 당연히 그 배선 부분의 패드 금속층(74)은 남겨진다.A photolithography process is performed by applying a new resist layer 73 over the entire surface of the substrate 51 to selectively select the resist on the predetermined second source electrode 75 and the second drain electrode 76 and the second pad electrode 77. A photolithography process for betting is performed. Subsequently, three layers of Ti / Pt / Au serving as the pad metal layer 74 as the third layer electrode are sequentially vacuum-deposited, and the first source electrode 65, the first drain electrode 66, and the first layer are stacked. The second source electrode 75, the second drain electrode 76, and the second pad electrode 77 contacting the pad electrode 70 are formed. Since the other part of the pad metal layer 74 is attached on the resist layer 73, the second source electrode 75, the second drain electrode 76 and the second drain electrode 75 are removed by lifting off the resist layer 73. Only the pad electrode 77 is left, and the rest is removed. Moreover, since some wiring part is formed using this pad metal layer 74, the pad metal layer 74 of the wiring part is naturally left.

본 발명의 제6 공정은 도 9에 도시하는 바와 같이 상기 제2 패드 전극(77) 상에 본딩 와이어(80)를 압착하는 것이다. 도 9(a)는 본 발명의 제1 실시예의 경우이고, 도 9(b)는 본 발명의 제2 실시예의 경우이다.As shown in FIG. 9, the sixth process of this invention is crimping | bonding the bonding wire 80 on the said 2nd pad electrode 77. FIG. FIG. 9A shows a case of the first embodiment of the present invention, and FIG. 9B shows a case of the second embodiment of the present invention.

본 공정에서는 상술과 같이 고농도 영역(60, 61)에 의해 제1 패드 전극(70) 및 제2 패드 전극(77) 아래의 질화막을 제거할 수 있기 때문에, 본딩 와이어의 압착 시에 크랙이 들어가는 것을 방지할 수 있다.In this step, since the nitride films under the first pad electrode 70 and the second pad electrode 77 can be removed by the high concentration regions 60 and 61 as described above, cracks enter during the bonding wire bonding. You can prevent it.

화합물 반도체 스위치 회로 장치는 전공정을 완성하면, 조립을 행하는 후공정으로 이행한다. 웨이퍼 형상의 반도체 칩은 다이싱되어, 개별적으로 반도체 칩 분리되고, 프레임(도시 생략)에 이 반도체 칩을 고착한 후, 본딩 와이어(80)로 반도체 칩의 제2 패드 전극(77)과 소정의 리드(도시 생략)를 접속한다. 본딩 와이어(80)로서는 금 세선을 이용하여 주지의 볼 본딩으로 접속된다. 그 후, 트랜스퍼 몰드되어 수지 패키지가 실시된다.When the compound semiconductor switch circuit device completes the previous step, the compound semiconductor switch circuit device proceeds to the later step of performing assembly. The wafer-shaped semiconductor chip is diced, individually separated from the semiconductor chip, and the semiconductor chip is fixed to a frame (not shown), and then the bonding wire 80 is bonded to the second pad electrode 77 of the semiconductor chip and predetermined. A lead (not shown) is connected. As the bonding wire 80, it is connected by well-known ball bonding using a fine wire. Thereafter, it is transferred to a resin package.

또한, 고농도 영역은 도 10(a), 도 10(b)에 도시한 바와 같이 포토리소그래피 프로세스에 의해 선택적으로 레지스트에 창 내기를 행하고, 예정된 배선층(62)의 주단부(周端部) 아래 및 예정된 패드 전극(70)의 주단부 아래에 형성되어도 된다. 이 경우라도 배선층(62) 및 패드 전극(70)보다 일부가 돌출되도록 형성한다.In addition, as shown in Figs. 10 (a) and 10 (b), the high concentration region is selectively windowed onto the resist by a photolithography process, and under the main end of the predetermined wiring layer 62; It may be formed below the main end of the predetermined pad electrode 70. Even in this case, a part of the wiring layer 62 and the pad electrode 70 are formed to protrude.

도 10(c)에는 고농도 영역(60, 61)의 배치예를 도시한다. 고농도 영역(60, 61)은 패드 전극(70) 및 배선층(62)의 주위를 둘러싸도록 형성하여도 되지만, 도 10(c)와 같이 형성하여도 된다. 즉, 패드 전극(70a)은 윗변을 제외하고 3변을 따라 고농도 영역(60)을 형성하며, 패드 전극(70b)은 GaAs 기판의 코너 부분을 제외하고 변칙적인 오각형의 4변을 따라 C자 형상으로 고농도 영역(60)을 형성하고 있다. 고농도 영역(40)을 형성하지 않은 부분은 어느 것이나 GaAs 기판의 주단에 면한 부분이고, 공핍층이 넓어져도 인접하는 패드나 배선과 충분한 이격 거리가 있어, 누설이 문제되지 않는 부분이다.10 (c) shows an arrangement example of the high concentration regions 60 and 61. The high concentration regions 60 and 61 may be formed to surround the pad electrode 70 and the wiring layer 62, but may be formed as shown in FIG. 10 (c). That is, the pad electrode 70a forms a high concentration region 60 along three sides except for the upper side, and the pad electrode 70b has a C shape along four sides of the irregular pentagon except for the corner portion of the GaAs substrate. The high concentration region 60 is formed. Any portion where the high concentration region 40 is not formed is a portion facing the main end of the GaAs substrate. Even if the depletion layer is widened, there is a sufficient separation distance from adjacent pads and wirings, so that leakage is not a problem.

또한, 고농도 영역(61)은 패드 전극(70a, 70b)에 근접한 측의 배선층(62) 아래에 선택적으로 형성된다.Further, the high concentration region 61 is selectively formed under the wiring layer 62 on the side close to the pad electrodes 70a and 70b.

이들의 배치예는 일례이고, 패드 전극(70)에 인가되는 고주파 신호를 기판(51)을 통해 배선층(62)에 전달하는 것을 방지하는 기능이 있으면 된다. 또한, 도 10에서는 생략하였지만, 본 발명의 제2 실시예와 같이 게이트 전극(69)을 채널층(52) 표면에 매립하여도 된다.These arrangement examples are an example, and what is necessary is just to have a function which prevents the transmission of the high frequency signal applied to the pad electrode 70 to the wiring layer 62 through the board | substrate 51. FIG. Although omitted in FIG. 10, the gate electrode 69 may be buried in the channel layer 52 like in the second embodiment of the present invention.

이상으로 상세히 기술한 바와 같이, 본 발명에 따르면 다음 효과를 얻을 수 있다.As described in detail above, according to the present invention, the following effects can be obtained.

첫째, 기판에 형성된 고농도 영역에 의해, 패드 전극 및 배선층과 기판과의 분리가 가능해지므로, 종래에 충분한 아이솔레이션을 확보하기 위해서 형성되어 있던 질화막을 제거할 수 있다. 질화막이 불필요하면, 본딩 시에 질화막의 균열을 방지하기 위해서 행하고 있었던 금 도금 공정을 생략할 수 있다. 금 도금 공정은 공정 수도 많고, 비용도 높기 때문에, 이 공정을 생략할 수 있으면 저비용으로 공정 플로우를 간소화한 화합물 반도체 장치의 제조 방법을 실현할 수 있다.First, since the pad electrode, the wiring layer, and the substrate can be separated by the high concentration region formed in the substrate, the nitride film formed in order to ensure sufficient isolation can be removed. If the nitride film is not required, the gold plating step that has been performed to prevent the crack of the nitride film at the time of bonding can be omitted. Since the gold plating process has many processes and high cost, if this process can be omitted, the manufacturing method of the compound semiconductor device which simplified the process flow at low cost can be implement | achieved.

둘째, 고농도 영역에 의해 패드 전극 및 배선층과 기판의 분리를 할 수 있어, 절연 파괴나 간섭을 방지할 수 있는, 상호 인접하는 이격 거리를 대폭 축소할 수 있다. 구체적으로는, 20dBm의 아이솔레이션을 확보하는 경우에서는 4㎛까지는 근접 배치할 수 있고, 칩 사이즈의 수축에 크게 기여할 수 있다. 즉, 저비용으로 고품질의 화합물 반도체 장치를 제조할 수 있다.Second, the pad electrode, the wiring layer, and the substrate can be separated by the high concentration region, so that the mutually adjacent separation distances, which can prevent dielectric breakdown or interference, can be greatly reduced. Specifically, in the case of securing 20 dBm of isolation, it can be arranged in close proximity to 4 µm, which can greatly contribute to shrinkage of the chip size. That is, a high quality compound semiconductor device can be manufactured at low cost.

셋째, 게이트 금속층은 Pt/Ti/Pt/Au를 이용하여, 열 처리에 의해 게이트 전극의 일부를 채널 영역에 매설함으로써, 게이트 전극 바로 아래의 전류가 흐르는 부분을 채널 영역 표면으로부터 낮출 수 있다. 채널 표면은 채널로서 유효하지 않은 영역이고, 게이트 전극을 매설함으로써 채널을 유효하게 활용할 수 있기 때문에, 전류 밀도, 채널 저항이나 고주파 왜곡 특성이 대폭 개선된다.Third, the gate metal layer embeds a portion of the gate electrode in the channel region by heat treatment using Pt / Ti / Pt / Au, thereby lowering the portion of the current flowing directly below the gate electrode from the channel region surface. The channel surface is an area which is not effective as a channel, and since the channel can be effectively utilized by embedding the gate electrode, the current density, channel resistance, and high frequency distortion characteristics are greatly improved.

Claims (11)

게이트 전극을 형성하는 게이트 금속층을 부착하는 공정 이전에 예정된 패드 영역 아래의 반도체 기판 표면에 고농도 영역을 형성하는 공정과,Forming a high concentration region on the surface of the semiconductor substrate under the predetermined pad region prior to the step of attaching the gate metal layer forming the gate electrode, 상기 고농도 영역 상에 상기 게이트 금속층을 부착하여 제1 패드 전극을 형성하는 공정과,Attaching the gate metal layer to the high concentration region to form a first pad electrode; 상기 제1 패드 전극 상에 패드 금속층을 부착하여 제2 패드 전극을 형성하는 공정과,Attaching a pad metal layer on the first pad electrode to form a second pad electrode; 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정Bonding a bonding wire onto the second pad electrode 을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.Method for producing a compound semiconductor device comprising a. 게이트 전극을 형성하는 게이트 금속층을 부착하는 공정 이전에 예정된 패드 영역 아래 및 예정된 배선층 아래의 반도체 기판 표면에 고농도 영역을 형성하는 공정과,Forming a high concentration region on the surface of the semiconductor substrate under the predetermined pad region and under the predetermined wiring layer prior to the process of attaching the gate metal layer forming the gate electrode; 상기 고농도 영역 상에 상기 게이트 금속층을 부착하여 제1 패드 전극 및 배선층을 형성하는 공정과,Attaching the gate metal layer on the high concentration region to form a first pad electrode and a wiring layer; 상기 제1 패드 전극 상에 패드 금속층을 부착하여 제2 패드 전극을 형성하는 공정과,Attaching a pad metal layer on the first pad electrode to form a second pad electrode; 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정Bonding a bonding wire onto the second pad electrode 을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.Method for producing a compound semiconductor device comprising a. 기판 표면에 채널층을 형성하는 공정과,Forming a channel layer on the substrate surface; 상기 채널층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 예정된 패드 영역 아래에 고농도 영역을 형성하는 공정과,Forming a source and a drain region in contact with the channel layer, and simultaneously forming a high concentration region under a predetermined pad region; 상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과,Attaching an ohmic metal layer as a first layer electrode to the source and drain regions to form a first source and a first drain electrode; 상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극을 형성하는 공정과,Attaching a gate metal layer as a second layer electrode on the channel layer and the high concentration region to form a gate electrode and a first pad electrode; 상기 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과,Attaching a pad metal layer as a third layer electrode on the first source and the first drain electrode and the first pad electrode to form a second source, the second drain electrode and the second pad electrode; 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정Bonding a bonding wire onto the second pad electrode 을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.Method for producing a compound semiconductor device comprising a. 기판 표면에 채널층을 형성하는 공정과,Forming a channel layer on the substrate surface; 상기 채널층에 접하여 소스 및 드레인 영역을 형성하고, 동시에 예정된 패드 영역 아래 및 예정된 배선층 아래에 고농도 영역을 형성하는 공정과,Forming a source and a drain region in contact with the channel layer, and simultaneously forming a high concentration region under a predetermined pad region and under a predetermined wiring layer; 상기 소스 및 드레인 영역에 제1층째 전극으로서의 오믹 금속층을 부착하여 제1 소스 및 제1 드레인 전극을 형성하는 공정과,Attaching an ohmic metal layer as a first layer electrode to the source and drain regions to form a first source and a first drain electrode; 상기 채널층 및 상기 고농도 영역 상에 제2층째 전극으로서의 게이트 금속층을 부착하여 게이트 전극 및 제1 패드 전극 및 배선층을 형성하는 공정과,Attaching a gate metal layer as a second electrode on said channel layer and said high concentration region to form a gate electrode, a first pad electrode, and a wiring layer; 상기 제1 소스 및 제1 드레인 전극과 상기 제1 패드 전극 상에 제3층째 전극으로서의 패드 금속층을 부착하여 제2 소스 및 제2 드레인 전극과 제2 패드 전극을 형성하는 공정과,Attaching a pad metal layer as a third layer electrode on the first source and the first drain electrode and the first pad electrode to form a second source, the second drain electrode and the second pad electrode; 상기 제2 패드 전극 상에 본딩 와이어를 압착하는 공정Bonding a bonding wire onto the second pad electrode 을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.Method for producing a compound semiconductor device comprising a. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 고농도 영역은 상기 패드 전극보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.And the high concentration region is formed to protrude from the pad electrode. 제2항 또는 제4항에 있어서,The method according to claim 2 or 4, 상기 고농도 영역은 상기 패드 전극 및 상기 배선층보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.The high concentration region is formed to protrude from the pad electrode and the wiring layer, characterized in that the manufacturing method of the compound semiconductor device. 제1항 또는 제3항에 있어서,The method according to claim 1 or 3, 상기 고농도 영역은 상기 패드 전극 주단부(周端部) 아래에서 일부가 상기 패드 전극보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.The high concentration region is formed below the pad electrode main end part of the protruding portion than the pad electrode, characterized in that the manufacturing method of the compound semiconductor device. 제2항 또는 제4항에 있어서,The method according to claim 2 or 4, 상기 고농도 영역은 상기 패드 전극 주단부 및 상기 배선층 주단부 아래에서 일부가 상기 패드 전극 및 상기 배선층보다 돌출되어 형성되는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.And wherein the high concentration region is formed to protrude from the pad electrode main end and the wiring layer main end than the pad electrode and the wiring layer. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 게이트 금속층은 최하층이 Pt가 되는 금속 다층막을 증착한 후, 열 처리하여 상기 게이트 전극의 일부를 상기 기판 표면에 매립하는 공정을 포함하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.And depositing a part of the gate electrode on the surface of the substrate by depositing a metal multilayer film having the lowest layer of Pt, followed by heat treatment. 제1항 내지 제4항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 4, 상기 고농도 영역은 이온 주입에 의해 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.The high concentration region is formed by ion implantation. 제3항 또는 제4항에 있어서,The method according to claim 3 or 4, 상기 채널 영역은 이온 주입에 의해 형성하는 것을 특징으로 하는 화합물 반도체 장치의 제조 방법.And the channel region is formed by ion implantation.
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