KR20020095619A - ASIC design trainer - Google Patents
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Abstract
Description
본 발명은 일반 전자제어 기기에 적용하여 제품의 소형화와 저소비전력화 및 원가절감을 달성할 수 있는 응용 주문형 집적회로의 설계기술 트레이너에 관한 것으로, 특히 주문형 집적회로의 설계기술을 습득하고자 하는 학생이나 훈련생들이 자신이 설계한 응용 주문형 집적회로를 제작할 수 있고 또한 그 기능의 정상작동 여부를 테스트 할 수 있는 에이직(ASIC) 트레이너에 관한 것이다.The present invention relates to a design technology trainer for an application-specific integrated circuit that can be applied to a general electronic control device to achieve miniaturization, low power consumption, and cost reduction, and in particular, students or trainees who want to acquire design technology for an application specific integrated circuit. ASIC trainers can build custom application-specific integrated circuits that they design and test their functionality for normal operation.
ASIC(Application Specific IC)은 특정목적으로 설계 제작된 모든 종류의 집적회로에 대한 통칭이다. 이러한 에이직은 기판상의 TTL회로를 CAD를 이용하여 CPLD/FPGA로 바꿈으로서 부품 수와 PCB 면적의 축소, 양산에 따른 코스트다운 및 처리속도의 향상을 가져온다.Application Specific IC (ASIC) is the collective name for all types of integrated circuits designed and manufactured for a specific purpose. This is the change of TTL circuit on the board to CPLD / FPGA using CAD, which leads to the reduction of the number of parts and PCB area, the cost reduction and the processing speed due to the mass production.
상기 CPLD(Complex Programmable Logic Device)는 한 개의 PLD와 같은 기능을 갖는 로직블록들과 그들을 연결해 주는 스위치, 행렬회로 등이 내부에 장착되어 있어, 별도의 타이밍과 시뮬레이션을 필요로 하지 않는다.The CPLD (Complex Programmable Logic Device) is equipped with logic blocks having the same function as a single PLD, switches, matrix circuits, etc. connecting them, and do not require separate timing and simulation.
FPGA(Field Programmable Gate Array)는 칩 내부가 로직기능만을 가지고 있으며, 셀과 블록이라는 로직모듈과 접속하기 위한 배선영역을 가진다. 이것은 설계의 자유도가 높지만 배선완료 후 타이밍 시뮬레이션을 필요로 한다.Field Programmable Gate Array (FPGA) has logic functions inside the chip and has wiring area for connecting with logic modules such as cells and blocks. This provides a high degree of design freedom but requires timing simulation after wiring is complete.
이들은 구조자체를 달리하고 있어 서로의 장단점이 교차하고 있는데, 단순한 신호의 신속한 처리가 요구되는 어드레스 디코더나 시퀀스 회로에서는 CPLD를 이용하는 편이 유리하고, 연산 등 복잡한 신호처리가 요구되는 회로에서는 FPGA가 유리하다.They are different in structure and cross each other's strengths and weaknesses. CPLDs are advantageous for address decoders and sequence circuits that require simple signal processing. FPGAs are advantageous for circuits that require complex signal processing such as computation. .
CPLD/FPGA는 앤티 퓨즈형, EPROM형, EEPROM형, SRAM형 및 이들의 복합형으로 구성되고 있으며, CPLD/FPGA 자체는 본래 어떠한 실행 프로그램도 가지고 있지 않으므로 여기에 프로그래머가 설계한 데이터를 써넣었을 때 비로소 ASIC으로서의 기능을 수행한다.CPLD / FPGA is composed of anti-fuse type, EPROM type, EEPROM type, SRAM type, and a combination of these types. CPLD / FPGA itself does not have any executable program. It finally functions as an ASIC.
이러한 ASIC의 제작에 있어 특정목적의 프로그램을 설계하고 그 설계된 프로그램을 CPLD/FPGA에 써넣게 되는데, 이렇게 제작된 에이직을 양산하기에 앞서 그 주문형 IC가 정상적으로 동작하는지 여부를 확인해야 한다.In the production of such an ASIC, a program for a specific purpose is designed and the designed program is written in CPLD / FPGA. Before mass production of the AJ, it is necessary to check whether the custom IC works normally.
따라서, 에이직 설계의 트레이닝을 위해서는 설계된 프로그램을 CPLD/FPGA에 라이팅 하기 위한 장비와 그 라이팅 장비를 통하여 CPLD/FPGA에 실장된 프로그램의 정상동작여부를 확인하기 위한 장비가 필요하다.Therefore, for the training of AIZ design, equipment for writing the designed program on CPLD / FPGA and equipment for checking whether the program mounted on CPLD / FPGA is normally operated through the lighting equipment are needed.
그런데, 종래의 트레이너는 프로그램 라이팅과 테스팅이 독자적인 기능을 가지는 별개의 장치로 분리되어 있었기 때문에 ASIC 기능의 습득을 위해서는 번거롭게도 2이상의 장비를 번갈아가며 라이팅하고 또 테스팅 해야하는 불편이 있었다.However, in the conventional trainer, since program writing and testing were separated into separate devices having independent functions, it was inconvenient to alternately write and test two or more pieces of equipment to acquire the ASIC function.
또한 이러한 복작합 ASIC 학습훈련과정에서는 CPLD/FPGA에 프로그램을 로드하여 ASIC을 완성한 다음 그 ASIC을 소켓에서 빼내 테스트 장비의 소켓에 다시 삽입하는 과정에서 IC가 손상되는 문제도 나타나고 있다.In addition, the complex ASIC learning and training program has a problem in that the IC is damaged by loading a program into CPLD / FPGA, completing the ASIC, and then removing the ASIC from the socket and reinserting it into the socket of the test equipment.
본 발명의 목적은 전자기기의 소형화, 저소비전력화 및 원가절감에 효과적인 응용 주문형 집적회로의 설계기술을 습득하고 그의 응용력을 배양할 수 있는 에이직 트레이너에 프로그램의 직접 라이팅 기능을 실장함으로써 트레이너 사용자가 설계된 에이직을 옮겨서 테스트해야 하는 불편을 해소하게 되는 에이직 트레이너를 제공하는 데 있다.An object of the present invention is to design a trainer user by incorporating a direct writing function of a program in AIZ Trainer, which is capable of acquiring design technology of an application-specific integrated circuit effective for miniaturization, low power consumption, and cost reduction of electronic devices and cultivating its application ability. It is to provide the AJ trainer that eliminates the inconvenience of moving and testing AJ.
본 발명의 다른 목적은 설계된 에이직의 테스트를 위해 로직, 디지트 및 레벨 등의 입력조건을 간단하고 정확하게 설정하여 입력할 수 있는 에이직 트레이너를 제공하는 데 있다.It is another object of the present invention to provide an AI trainer that can input a simple, accurate setting of input conditions such as logic, digits, and levels for the test of the designed AIZ.
본 발명의 또 다른 목적은 제작된 에이직에 대한 입력클럭을 간단한 방식으로 다양하게 설정할 수 있는 에이직 트레이너를 제공하는데 있다.It is still another object of the present invention to provide an AC trainer that can variously set up an input clock for a manufactured AC.
도 1은 본 발명 장치의 분리사시도이다.1 is an exploded perspective view of the device of the present invention.
도 2는 본 발명 장치의 평면구조도이다.2 is a plan view of the apparatus of the present invention.
도 3은 본 발명 장치의 회로블록구성도이다.3 is a circuit block diagram of an apparatus of the present invention.
도 4는 본 발명 장치의 입출력선택부의 구체적인 회로구성도이다.4 is a detailed circuit configuration diagram of the input / output selection unit of the apparatus of the present invention.
※도면의 주요부분에 대한 부호의 설명※※ Explanation of symbols about main part of drawing ※
10 : CPLD/FPGA보드 20 : 입출력선택부10: CPLD / FPGA board 20: I / O selection unit
30 : 디지트입력부 40 : 로직입력부30: digit input unit 40: logic input unit
50 : 레벨입력부 60 : 클럭선택부50: level input section 60: clock selection section
70 : 브레드보드 80 : 메인보드70: bread board 80: main board
90 : 표시부90 display unit
상기 목적을 달성하기 위한 본 발명의 에이직 트레이너는 CPLD/FPGA와 이 CPLD/FPGA의 핀들에 접속된 업, 다운 커넥터와 다이렉트 점퍼선 커넥터를 가지는 CPLD/FPGA보드와, 상기 CPLD/FPGA보드의 착탈 접속을 위해 별도의 업, 다운 커넥터를 가지는 메인보드와, 상기 메인보드의 커넥터에 접속되어 각종 입출력신호들을 생성하기 위한 다수의 스위치들로 구성된 입출력선택부와, 상기 메인보드의 커넥터를 통하여 접속되는 CPLD/FPGA보드 측에 16진수를 입력하기 위한 디지트입력부와, 상기 메인보드의 커넥터를 통하여 접속되는 CPLD/FPGA보드 측에 로직입력을 제공하기 위한 로직입력부와, 상기 메인보드의 커넥터를 통하여 접속되는 CPLD/FPGA보드 측에 하이 및 로우 레벨을 입력하기 위한 레벨입력부와, 상기 메인보드의 커넥터를 통하여 접속되는 CPLD/FPGA보드 측에 조절된 클럭신호를 제공하기 위한 클럭선택부와, 사용자가 메인보드에서 제공되는 기능 이외의 기능을 사용할 수 있도록 지원하는 브레드보드와, 트레이너의 기능 및 출력상태를 나타내는 표시부를 포함하는 것을 특징으로 한다.AICC trainer of the present invention for achieving the above object is a CPLD / FPGA board having a CPLD / FPGA and an up, down connector and a direct jumper wire connector connected to the pins of the CPLD / FPGA, and detachment of the CPLD / FPGA board. A main board having a separate up and down connector for connection, an input / output selection unit consisting of a plurality of switches connected to the connector of the main board to generate various input / output signals, and connected through the connector of the main board. A digit input unit for inputting a hexadecimal number on a CPLD / FPGA board side, a logic input unit for providing a logic input to a CPLD / FPGA board side connected through a connector of the main board, and a connector of the main board Level input unit for inputting high and low levels to the CPLD / FPGA board side, and control to the CPLD / FPGA board side connected through the connector of the main board And a clock selector for providing a clock signal, a breadboard for enabling a user to use a function other than the function provided by the mainboard, and a display unit for indicating a function and an output state of the trainer.
첨부한 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 장치(에이직 트레이너)의 외관도로서, 트레이너 본체에서 CPLD/FPGA보드가 착탈되는 것을 나타내는 분리사시도이고, 도 2는 본 발명 장치의 평면도이고, 도 3은 본 발명 장치의 회로블록 구성도이다.1 is an external view of the apparatus (Azier Trainer) of the present invention, which is an exploded perspective view showing that the CPLD / FPGA board is detached from the trainer body, FIG. 2 is a plan view of the device of the present invention, and FIG. A circuit block diagram.
여기에서 참고되는 바와 같이, 본 발명의 에이직 트레이너는 크게 CPLD/FPGA보드(10)와, 상기 CPLD/FPGA보드가 착탈 되는 메인보드(80)와, 상기 메인보드에 접속되어 각종 입출력신호들을 생성하기 위한 다수의 스위치들로 구성된 입출력선택부(20)와, 상기 메인보드를 통하여 접속되는 CPLD/FPGA보드 측에 16진수 값을 입력하기 위한 디지트입력부(30)와, 상기 메인보드를 통하여 접속되는 CPLD/FPGA보드 측에 로직입력을 제공하기 위한 로직입력부(40)와, 상기 메인보드를 통하여 접속되는 CPLD/FPGA보드 측에 하이 및 로우 레벨을 입력하기 위한 레벨입력부(50)와, 상기 메인보드를 통하여 접속되는 CPLD/FPGA보드 측에 조절된 클럭신호를 제공하기 위한 클럭선택부(60)와, 사용자가 메인보드에서 제공되는 기능 이외의 기능을 사용할 수 있도록 지원하는 브레드보드(70)와, 트레이너의 기능 및 출력상태를 나타내는 표시부(90)로 구성되고 있음을 알 수 있다.As referenced herein, the AIZ trainer of the present invention is largely connected to the CPLD / FPGA board 10, the main board 80 to which the CPLD / FPGA board is detached, and the main board to generate various input / output signals. An input / output selection unit 20 including a plurality of switches, a digit input unit 30 for inputting a hexadecimal value to the CPLD / FPGA board side connected through the main board, and connected through the main board A logic input unit 40 for providing a logic input to the CPLD / FPGA board side, a level input unit 50 for inputting high and low levels to the CPLD / FPGA board side connected through the main board, and the main board A clock selector 60 for providing the adjusted clock signal to the CPLD / FPGA board side connected through the breadboard, and a breadboard 70 for allowing a user to use functions other than those provided by the main board; T It can be seen that this is composed of a display part 90 indicating the function and the output state of the inner.
상기 CPLD/FPGA보드(10)는 CPLD/FPGA(11)와 이 CPLD/FPGA의 핀들에 접속되어 있는 업, 다운 커넥터(12,13) 및 사용자의 다양한 테스트 모드를 지원하기 위한 다이렉트 점퍼선 커넥터(14)로 구성되고 있다.The CPLD / FPGA board 10 includes up / down connectors 12 and 13 connected to the CPLD / FPGA 11 and pins of the CPLD / FPGA and direct jumper wire connectors for supporting various test modes of the user. 14).
상기 메인보드(80)에는 상기 CPLD/FPGA보드(10)에 마련된 업, 다운 커넥터(12,13)와의 착탈 결합을 위한 결합 커넥터(82,83)가 마련된다.The main board 80 is provided with coupling connectors 82 and 83 for attaching and detaching with up and down connectors 12 and 13 provided on the CPLD / FPGA board 10.
상기 입출력선택부(20)는 상기 메인보드의 커넥터(82,83)에 접속되어 각종 입출력신호들을 생성하기 위한 다수의 스위치들, 즉, INPUT(21), FNDH(22), FNDL(23), LEDH(24), LEDL(25), STEP(26), DAC(27), SIO(28)로 구성된다.The input / output selection unit 20 is connected to the connectors 82 and 83 of the main board to generate various input / output signals, that is, the INPUT 21, the FNDH 22, the FNDL 23, It consists of LEDH24, LEDL25, STEP26, DAC27, and SIO28.
도 4는 메인보드(80)내의 커넥터와 상기 각종 스위치들의 접속관계를 구체적으로 나타낸 회로도로서, 각 스위치의 접점은 각각의 J-K플립플롭에 입력되어 그 플립플롭의 출력 값이 커넥터를 통하여 CPLD/FPGA의 해당 핀으로 입력되도록 하고 있음을 보여주고 있다.FIG. 4 is a circuit diagram specifically illustrating a connection relationship between a connector in the main board 80 and the various switches, wherein the contacts of each switch are input to each JK flip-flop so that the output value of the flip-flop is connected to the CPLD / FPGA through the connector. It shows that it is being input to the corresponding pin of.
상기 디지트입력부(30)는 16진수 중 하나를 진수 값을 한번에 선택하여 설정할 수 있는 로터리타입 선택스위치(31,32)와, 이들 로터리 선택스위치의 선택 값을 표시하기 위한 FND(33,34)로 구성되며, 사용자 다이렉트 접속핀홀 및 그에 따른 로직상태 표시용 LED를 포함한다.The digit input unit 30 includes rotary type selector switches 31 and 32 for setting one of the hexadecimal digits at once, and FNDs 33 and 34 for displaying the selected values of these rotary selector switches. And an LED for displaying a user direct connection pinhole and a logic state accordingly.
상기 로직입력부(40)는 로직선택 입력을 위한 토글스위치(41)와 그에 따른 표시용 LED(42) 및 사용자 다이렉트 접속핀홀을 포함한다.The logic input unit 40 includes a toggle switch 41 for logic selection input, a display LED 42 and a user direct connection pin hole.
상기 레벨입력부(50)는 레벨선택입력을 위한 LED가 장착된 푸시버튼 스위치를 포함한다.The level input unit 50 includes a pushbutton switch equipped with an LED for level selection input.
상기 클럭선택부(60)는 다수의 선택주파수표시용 LED(62)와 이들 LED에 의해 표시되는 클럭신호를 한번에 선택하여 설정할 수 있는 로터리타입 선택스위치(61)를 포함한다.The clock selector 60 includes a plurality of selection frequency display LEDs 62 and a rotary type selector switch 61 for selecting and setting the clock signals displayed by the LEDs at one time.
상기 표시부(90)는 CPLD/FPGA의 출력 값을 로직으로 나타내주기 위한 출력표시LED(91)와, CPLD/FPGA의 출력 값을 숫자로 나타내주기 위한 7세그먼트(92)와,D/A컨버터의 출력의 레벨 및 전압을 나타내는 레벨미터(93) 및 볼트미터(94)와, 볼륨(95)과 스텝모터(96)를 포함한다.The display unit 90 includes an output display LED 91 for representing the output value of the CPLD / FPGA in logic, a seven segment 92 for representing the output value of the CPLD / FPGA in number, and a D / A converter. Level meter 93 and volt meter 94, which indicate the level and voltage of the output, volume 95 and step motor 96 are included.
특히, 본 발명 장치는 특정의 주문 프로그램 데이터를 가지고 있는 컴퓨터와의 접속을 위해 RS-232C 터미널을 설치하고 있으며, 이를 통하여 IC 모델화를 위한 CPLD/FPGA와의 데이터통신이 이루어지도록 하고 있고, 또한 ISP 다운로드포트를 통하여 VHDL로 모델링한 프로그램이 트레이너 장치의 CPLD/FPGA에 로드 되도록 하고 있다.In particular, the apparatus of the present invention is provided with an RS-232C terminal for connection with a computer having a specific order program data, through which data communication with CPLD / FPGA for IC modeling is performed, and ISP download is also possible. The VHDL-modeled program is loaded into the CPLD / FPGA of the trainer device through the port.
이와 같이 구성된 본 발명 에이직 트레이너의 동작과정을 설명하면 다음과 같다.Referring to the operation process of the present invention AC trainer configured as described above is as follows.
먼저, 컴퓨터와 본 발명 장치를 접속하여 컴퓨터에 저장된 특정의 응용프로그램이 트레이너 측으로 전송되게 하면, 이 프로그램은 CPLD/FPGA보드(10)의 CPLD/FPGA(11)에 로드 되어 라이팅 된다.First, when a computer and a device of the present invention are connected to allow a specific application program stored in the computer to be transmitted to the trainer, the program is loaded and written to the CPLD / FPGA 11 of the CPLD / FPGA board 10.
이렇게 라이팅이 이루어진 CPLD/FPGA, 즉, 에이직(ASIC)은 그 내부에서 정상적으로 프로그램이 실행되는가 여부를 테스트하게 되는 데, 이때, 에이직을 소켓에서 빼내 별도의 테스트장비에 로드할 필요 없이, 라이팅이 이루어진 상태에서 입출력선택부(20)와 디지트입력부(30)와 로직입력부(40)와 레벨입력부(50)와, 클럭선택부(60)의 테스팅 조건에 따라 그대로 테스팅할 수 있다.The CPLD / FPGA, that is, ASIC, which has been written in this way, tests whether or not the program is normally executed in the inside thereof. At this time, it is not necessary to remove AJ from the socket and load it into a separate test equipment. In this state, it can be tested as it is according to the testing conditions of the input / output selector 20, the digit input unit 30, the logic input unit 40, the level input unit 50, and the clock selector 60.
상기 입출력선택부(20)의 INPUT(21)는 입력기능들을 CPLD/FPGA에 연결시킬 때 사용하는 스위치로서, 이 스위치를 누르는 것으로 로직입력, 디지트 입력 레벨입력 들이 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들에 연결된다.The INPUT 21 of the input / output selector 20 is a switch used to connect input functions to the CPLD / FPGA. By pressing this switch, the logic input and the digit input level inputs are CPLD / FPGA as set by the trainer. Connected to the I / O pins of the
상기 입출력선택부(20)의 FNDH(22)를 조작하면 7세그먼트의 상위 2디지트가 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들에 연결된다.When the FNDH 22 of the input / output selector 20 is operated, the upper two digits of the seven segments are connected to the I / O pins of the CPLD / FPGA as set by the trainer.
상기 입출력선택부(20)의 FNDL(23)를 조작하면 7세그먼트의 하위 2디지트가 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들에 연결된다.When the FNDL 23 of the input / output selector 20 is operated, the lower two digits of the seven segments are connected to the I / O pins of the CPLD / FPGA as set by the trainer.
상기 입출력선택부(20)의 LEDH(24)를 조작하면 도 4의 Y4~Y7의 LED들이 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들에 연결된다.When the LEDH 24 of the input / output selector 20 is operated, the LEDs of Y4 to Y7 of FIG. 4 are connected to the I / O pins of the CPLD / FPGA as set in the trainer.
상기 입출력선택부(20)의 LEDL(25)를 조작하면 도 4의 Y0~Y3의 LED들이 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들에 연결된다.When the LEDL 25 of the input / output selector 20 is manipulated, the LEDs of Y0 to Y3 of FIG. 4 are connected to the I / O pins of the CPLD / FPGA as set by the trainer.
상기 입출력선택부(20)의 STEP(26)를 스텝모터의 드라이버에 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들이 연결된다.The STEP 26 of the input / output selection unit 20 is connected to the I / O pins of the CPLD / FPGA as set by the trainer of the step motor driver.
상기 입출력선택부(20)의 DAC(27)를 조작하면 R-2R래더의 D/A컨버터 입력이 트레이너의 설정대로 CPLD/FPGA의 I/O핀들에 연결된다.When the DAC 27 of the input / output selector 20 is operated, the D / A converter input of the R-2R ladder is connected to the I / O pins of the CPLD / FPGA as set by the trainer.
상기 입출력선택부(20)의 SIO(28)를 조작하면 데이터통신을 실험하기 위하여 RS-232C 드라이버에 트레이너에서 설정하고 있는 대로 CPLD/FPGA의 I/O핀들이 연결된다.When the SIO 28 of the input / output selector 20 is manipulated, the I / O pins of the CPLD / FPGA are connected to the RS-232C driver as set by the trainer for experimenting with data communication.
이러한 스위치들의 작동선택은 J-K플립플롭의 토글동작을 통하여 얻어지게 된다.The operation selection of these switches is obtained through the toggle action of the J-K flip flop.
상기 에이직의 테스트에 있어, 로직입력부(40)의 토글스위치를 조작하면, 토글스위치가 그라운드에 연결되어 있는 경우 CPLD/FPGA의 해당 핀에 로우레벨이 입력되고 그의 표시용 LED는 오프 된다.In the AIZ test, when the toggle switch of the logic input unit 40 is operated, a low level is input to the corresponding pin of the CPLD / FPGA when the toggle switch is connected to the ground, and the LED for display thereof is turned off.
반대로, 토글스위치가 +5V Vcc에 연결되어 있는 경우 CPLD/FPGA의 해당 핀에 하이레벨이 입력되고 그의 표시용 LED는 점등된다.Conversely, when the toggle switch is connected to + 5V Vcc, the high level is input to the corresponding pin of the CPLD / FPGA and its display LED is lit.
레벨입력부(50)의 푸시타입 레벨입력장치는 그 푸시스위치를 눌렀을 때 그라운드가 연결되어 CPLD/FPGA의 해당 핀에 로우레벨이 입력되고 그의 표시용 LED는 온 된다. 반대로, 푸시스위치를 놓아 올라와 있는 상태에서는 하이레벨에 연결되어 CPLD/FPGA의 해당 핀에 하이레벨이 입력되고 그의 표시용 LED는 오프 된다.In the push type level input device of the level input unit 50, when the push switch is pressed, ground is connected so that a low level is input to a corresponding pin of the CPLD / FPGA, and an LED for display thereof is turned on. On the contrary, when the push switch is released, the high level is connected to the corresponding pin of the CPLD / FPGA, and the display LED is turned off.
상기 디지트입력부(30)에 의한 A, B의 디지트입력은 로터리 스위치에 표시되어 있는 16진수 값을 선택하면 그때 선택된 16진수의 선택 값이 CPLD/FPGA의 해당 핀에 제공된다.When the digit input of A and B by the digit input unit 30 selects the hexadecimal value displayed on the rotary switch, the selected hexadecimal value is then provided to the corresponding pin of the CPLD / FPGA.
상기 클럭선택부(60)에 의한 클럭선택시, 전원이 들어오거나 트레이너가 리세트되면 NO가 선택되고 클럭은 CPLD/FPGA측에 전달되지 않는다.When the clock is selected by the clock selector 60, when power is turned on or the trainer is reset, NO is selected and the clock is not transmitted to the CPLD / FPGA side.
클럭은 1MHz의 발진기와 10진 카운터를 이용하여 1MHz부터 1Hz까지 만들며, 한 주기 펄스는 1펄스 버튼 스위치의 온/오프를 이용하여 생성시킨다.The clock is generated from 1MHz to 1Hz using a 1MHz oscillator and a decimal counter, and one periodic pulse is generated using the on / off of a 1-pulse button switch.
위의 클럭주파수의 선택은 로터리스위치의 위치를 선택하는 것만으로 원하는 주파수의 클럭을 손쉽게 얻을 수 있게 되며, 이렇게 선택된 클럭은 CPLD/FPGA의 CLOCK 0핀에만 공급된다.The above clock frequency can be easily obtained by simply selecting the rotary switch position, and the selected clock is supplied only to the CLOCK 0 pin of CPLD / FPGA.
한편, 표시부(90)의 출력표시LED(91)는 CPLD/FPGA의 출력논리 값을 확인시켜 주며, 7 세그먼트(92)는 숫자로 확인시켜준다.Meanwhile, the output display LED 91 of the display unit 90 confirms the output logic value of the CPLD / FPGA, and the seven segments 92 identify the number.
DAC와 레벨미터 그리고 볼트미터는 CPLD/FPGA를 이용하여 R-2R 래더의 D/A 컨버터를 만들 때 사용하며, D/A컨버터의 출력을 눈으로 확인할 수 있도록 레벨미터 또는 볼트미터로 나타내준다.DACs, level meters and voltmeters are used to make D / A converters of R-2R ladders using CPLD / FPGA, and are represented as level meters or voltmeters for visual confirmation of the output of the D / A converter.
볼륨(95)은 CPLD/FPGA를 이용하여 축차비교형 A/D컨버터를 만들 때 사용하며, 이때 R-2R 래더형 D/A컨버터를 사용한다.The volume 95 is used to make a sequential comparison type A / D converter using CPLD / FPGA, in which an R-2R ladder type D / A converter is used.
스텝모터(96)는 모터를 VHDL로 1상, 1-2상, 2상 여자방법으로 동작시킬 때 사용한다.The step motor 96 is used to operate the motor by VHDL in one-phase, one-two-phase, two-phase excitation method.
이상에서 설명한 바와 같은 본 발명은 전자기기의 소형화, 저소비전력화 및 원가절감에 효과적인 응용 주문형 집적회로의 설계기술을 습득하고 그의 응용력을 배양하기 위한 트레이너에 프로그램의 직접 라이팅 기능을 실장함으로써 트레이너 사용자가 설계된 에이직을 옮겨서 테스트해야 하는 불편을 해소시키는 특유의 효과를 가져온다.As described above, the present invention provides a trainer user designed by incorporating a direct writing function of a program into a trainer for acquiring design technology of an application specific integrated circuit effective for miniaturization, low power consumption, and cost reduction of electronic devices and cultivating its application. It has a distinctive effect that eliminates the inconvenience of moving and testing.
또한 본 발명은 설계된 에이직의 테스트시, 로직, 디지트, 레벨 등의 입력조건을 간단하고 정확하게 설정하여 입력할 수 있는 효과를 가져온다.In addition, the present invention brings the effect that can be input simply and accurately set the input conditions, such as logic, digits, levels, during the test of the designed AIZ.
또한 본 발명은 제작된 에이직에 대한 테스트시 입력클럭을 간단한 방식으로 다양하게 설정할 수 있어 에이직 트레이너의 사용이 편리해지는 효과를 가져온다.In addition, the present invention can be set variously in a simple manner the input clock during the test of the AIZ produced brings the effect of the use of AIZ trainer is convenient.
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