KR20020081079A - 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법 - Google Patents

고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법 Download PDF

Info

Publication number
KR20020081079A
KR20020081079A KR1020020020234A KR20020020234A KR20020081079A KR 20020081079 A KR20020081079 A KR 20020081079A KR 1020020020234 A KR1020020020234 A KR 1020020020234A KR 20020020234 A KR20020020234 A KR 20020020234A KR 20020081079 A KR20020081079 A KR 20020081079A
Authority
KR
South Korea
Prior art keywords
electrode
virtual ground
line
bit line
lines
Prior art date
Application number
KR1020020020234A
Other languages
English (en)
Other versions
KR100468724B1 (ko
Inventor
도영숙
주용제
이중언
이영근
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to US10/124,717 priority Critical patent/US6861714B2/en
Priority to TW091107945A priority patent/TW594768B/zh
Priority to JP2002116586A priority patent/JP2002352592A/ja
Priority to DE10218272A priority patent/DE10218272B4/de
Publication of KR20020081079A publication Critical patent/KR20020081079A/ko
Priority to US11/032,362 priority patent/US7382640B2/en
Application granted granted Critical
Publication of KR100468724B1 publication Critical patent/KR100468724B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory

Landscapes

  • Read Only Memory (AREA)

Abstract

고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀 구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출 방법이 개시된다. 본 발명에 따른 프로그래머블 롬 시스템은 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들, 각각은 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들, 각각은 다수의 메모리 셀들의 제1전극과 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 비트라인들 및 각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고, 다수의 메모리 셀들 각각의 제2전극을 다수의 가상접지라인들에 선택적으로 연결하여 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것이 바람직하다. 기록하고자 하는 롬 데이터에 따라 가상접지라인에 셀 트랜지스터의 소오스를 선택적으로 연결함으로써, 비트라인의 커패시턴스가 과도하게 커지거나 또는 작아지지 않고 일정하게 유지시킬 수 있다. 이로 인해, 프로그래머블 롬의 동작속도를 빠르게 하면서 프로그래밍된 데이터의 오독을 최소화할 수 있다.

Description

고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀 구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출 방법{High speed programmable ROM and memory cell structure therefor and method for writing/reading a ROM data in/from the programmable ROM}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 고속 동작의 프로그래머블 롬 시스템에 관한 것이다.
마스크 롬(Mask Read Only Memory)은 사용자가 필요한 데이터를 제조공정 단계에서 미리 코딩하고 코딩된 데이터를 반복하여 읽어낼 수 있도록 구성된 반도체 메모리장치이다. 마스크 롬에는 임베디드 디퓨젼 프로그래머블 롬(Embeded diffusion-programmable ROM)과 임베디드 메탈 프로그래머블 롬(Embeded metal-programmable ROM)이 있다. 임베디드 디퓨젼 프로그래머블 롬은 롬 데이터 코드가 제조공정중 디퓨젼 공정 단계에서 결정되고, 임베디드 메탈 프로그래머블 롬은 롬 데이터 코드가 제조공정중 메탈 공정 단계에서 결정된다.
한편 임베디드 메탈 프로그래머블 롬과 거의 동일한 임베디드 콘택(Contact) 프로그래머블 롬 또는 임베디드 비아(Via) 프로그래머블 롬이 있다. 임베디드 컨택 프로그래머블 롬은 롬 데이터 코드가 제조공정중 컨택 공정 단계에서 결정되고, 임베디드 비아 프로그래머블 롬은 롬 데이터 코드가 제조공정중 비아 공정 단계에서 결정된다.
일반적으로 임베디드 디퓨젼 프로그래머블 롬이 임베디드 메탈 프로그래머블 롬보다 선호되어 왔으며, 그 주된 이유는 전자가 후자보다 대략 25% 내지 35% 정도의 고집적화를 이룰 수 있기 때문이다.
그러나 임베디드 디퓨젼 프로그래머블 롬은 사용자로부터 데이터가 접수된 후 완성된 제품을 만들기까지의 시간 즉, 턴 어라운드 타임(turn-around-time)이임베디드 메탈 프로그래머블 롬에 비하여 많이 걸리는 단점이 있다. 최근에는 반도체 제조공정 기술의 발전에 따라 임베디드 메탈(또는 비아) 프로그래머블 롬의 집적도가 크게 향상되고 있으며 Time-to-Market에서 유리한 임베디드 메탈(또는 비아) 프로그래머블 롬의 중요성이 부각되고 있다.
도 1은 종래의 메탈 프로그래머블 롬의 셀 어레이 구조를 나타내는 도면이다. 설명의 편의를 위해, 도 1에는 2개의 비트 라인(BL0,BL1), 3개의 가상접지라인(VG0~VG2), 4개의 워드라인(WL0~WL3) 및 16개의 셀 트랜지스터(M1~M16)를 포함하여 구성되는 4*4 비트 셀 어레이 구조를 나타낸다. 여기서, 가상접지라인은 도시되지는 않았지만 스위치에 의해 선택적으로 접지전원에 연결되는 라인이다. 또한, 도 1에서 커패시터(C1~C4)는 실제 회로가 아니라 각 라인들 간의 커플링 커패시턴스를 표시한 것이다. 그리고, C5는 비트라인(BL0)의 총 커패시턴스를 그리고, C6는 비트라인(BL1)의 총 커패시턴스를 각각 표시한다.
도 1을 참조하여, 16개의 셀 트랜지스터(M1~M16) 각각의 게이트는 워드라인과 연결되고, 소오스는 가상 그라운드 라인과 연결된다. 그리고, 트랜지스터(M1~M16)의 드레인은 선택적으로 비트라인과 전기적 연결함으로써 프로그래밍할 수 있다. 즉, 셀 트랜지스터(M1~M16)의 드레인을 비트라인에 전기적으로 연결함으로써 셀 트랜지스터에 "0"을 프로그래밍하고, 드레인을 플로팅함으로써 트랜지스터에 "1"을 프로그래밍한다. 한편, 프로그래머블 롬의 속도는 비트 라인에 부하되는 총 커패시턴스에 좌우된다. 비트라인에 부하되는 총 커패시턴스는 해당 비트 라인이 프리챠지(pre-charge)되었다가 디스챠지(discharge)되는 시간을 결정하며, 따라서 총 커패시턴스가 큰 경우는 전체 롬의 동작 속도가 저하된다.
또한, 총 커패시턴스와, 해당 비트라인과 주변의 인접 라인간의 커플링 커패시턴스의 비도 프로그래머블 롬의 평가에 중요한 항목이다. 이 비율이 큰 경우 인접 라인의 트랜지션(transition)이 해당 비트라인을 간섭하여 프리챠지되었던 비트라인이 챠지된 상태를 유지하지 못하는 경우가 발생하며, 이로 인해 롬 데이터가 잘못 읽혀지게 된다. 이러한 오동작을 방지하기 위해, 총 커패시턴스 대비 인접 라인 사이의 커플링 커패시턴스의 비가 작아지도록 한다. 그러기 위해서는 비트라인에 부하되는 총 커패시턴스의 크기를 크게 해야 하나, 이는 전술된 바와 같이 속도가 저하된다는 문제점을 야기한다.
도 1에 도시된 프로그래머블 롬의 경우, 비트라인(BL0)에 연결된 셀들은 모두 "0"로 프로그램되고, 비트라인(BL1)에 연결된 셀들을 모두 "1"로 프로그램되어 있다. 이 때 비트라인(BL0)에 부하되는 총 커패시턴스 C5는 최대가 되고, 비트라인(BL1)에 부하되는 총 커패시턴스 C6는 최소가 되며, 프로그래머블 롬의 동작 속도는 비트라인(BL0)에 의해 결정된다.
여기서, 비트라인(BL0)의 커패시턴스에 영향을 주는 요소로는 비트라인 길이에 의한 커패시턴스, 프로그래밍 메탈 라인들(28)에 의한 커패시턴스, 비트라인에 연결되는 컨택들(CNT1)에 의한 커패시턴스, 그리고, 비트라인에 연결된 트랜지스터들(M1~M8)에 의한 커패시턴스이다. 이들 커패시턴스의 영향으로 인해 비트 라인(BL0)의 총 커패시턴스 C5는 매우 큰 값을 가지며, 이로 인해 프로그램 롬의 속도가 저하된다. 그러나, 인접 라인들(VG0,VG1)의 커플링 커패시턴스와의비율(=C1/C5 또는 C2/C5)은 작아지므로, 인접 라인과의 커플링 커패시턴스에 의해 롬 데이터가 잘못 판독되는 것은 방지될 수 있다.
한편, 비트라인(BL1)의 커패시턴스에 영향을 주는 요소로는 비트라인 길이에 의한 커패시턴스뿐이므로, 비트라인(BL1)의 총 커패시턴스 C6는 C5에 비해 매우 작은 값을 가진다. 그러므로, 인접 라인들(VG1,VG2)과의 커플링 커패시턴스의 비율(=C3/C6 또는 C4/C6)은 커져 커플링 커패시턴스에 의해 비트라인(12)에 연결된 셀들의 롬 데이터가 잘못 판독되는 오류가 발생될 수 있다. 이처럼, 커플링 커패시터에 의한 롬 데이터 오독을 방지하기 위해서는 롬 데이터 판독시 센스 앰프의 동작 시간을 늦추거나 프리 챠지와 디스챠지 시간을 알맞게 조정하여 간섭이 발생되지 않도록 해야 하는데, 이 모두 롬의 속도를 저하시키게 된다.
본 발명이 이루고자 하는 기술적 과제는 동작 속도를 향상시키는 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀 구조를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 프로그래머블 롬에서의 데이터 기록 및 독출 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 데이터 기록 방법을 컴퓨터에서 실행 가능한 프로그램 코드로 기록된 기록 매체를 제공하는 데 있다.
도 1은 종래의 메탈 프로그래머블 롬의 셀 어레이 구조를 나타내는 도면이다.
도 2는 본 발명에 따른 고속 프로그래머블 롬의 셀 어레이 구조의 일실시예를 나타내는 회로도이다.
도 3은 도 2에 도시된 각 셀 트랜지스터의 수직방향의 단면을 나타내는 수직단면도이다.
도 4는 본 발명에 따른 프로그래머블 롬 시스템을 나타내는 회로도이다.
도 5는 도 4에 도시된 회로의 동작을 제어하는 신호들의 타이밍도를 나타낸다.
도 6은 도 4에 도시된 프로그래머블 롬 시스템에서 수행되는 데이터 독출 과정을 나타내는 흐름도이다.
상기 과제를 이루기 위해, 다수의 프로그래머블 메모리 셀을 포함하는 프로그래머블 롬에 있어서, 본 발명에 따른 프로그래머블 메모리 셀은 워드라인, 비트라인, 제어신호에 응답하여 접지전원에 선택적으로 연결되는 가상접지라인 및 워드라인과 연결되는 게이트, 제1전극 및 비트라인과 연결되는 제2전극을 구비하고, 제1전극을 가상접지라인에 선택적으로 연결하여 소정의 로직 레벨로의 프로그래밍이 가능한 셀 트랜지스터를 포함하는 것이 바람직하다.
상기 과제를 이루기 위해, 본 발명에 따른 프로그래머블 롬 시스템은 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들, 각각은 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들, 각각은 다수의 메모리 셀들의 제1전극과 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 비트라인들 및 각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고, 다수의 메모리 셀들 각각의 제2전극을 다수의 가상접지라인들에 선택적으로 연결하여 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것이 바람직하다.
상기 과제를 이루기 위해, 본 발명에 따른 프로그래머블 롬 시스템은 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들, 각각은 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들, 각각은 워드라인들과 실질적인 수직방향으로 배치되며, 다수의 메모리 셀들 중 수평 방향으로 인접한 두 개의 메모리 셀들의 제1전극이 공유하여 연결되는 비트라인들 및 각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고, 다수의 메모리 셀들 각각의 제2전극을 다수의 가상접지라인들에 선택적으로 연결하여 다수의 메모리 셀들을 소정의 로직레벨로 프로그래밍하는 것이 바람직하다.
상기 과제를 이루기 위해, 본 발명에 따른 프로그래머블 롬 시스템은 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들, 각각은 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들, 각각은 워드라인들과 실질적인 수직방향으로 배치되며, 다수의 메모리 셀들의 수평 및 수직방향으로 인접한 4개의 메모리 셀들의 제1전극이 공유하여 연결되는 비트라인들 및 각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고, 다수의 메모리 셀들 각각의 제2전극을 다수의 가상접지라인들에 선택적으로 연결하여 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 셀 트랜지스터에 2진 데이터를 기록하는 본 발명에 따른 방법은 게이트 및 제1전극을 워드라인 및 비트라인에 각각 연결하는 단계 및 제2전극을 기록하고자 하는 2진 데이터에 따라, 접지전원에 선택적으로 연결되는 가상접지라인에 제2전극을 선택적으로 연결하는 단계를 포함하는 것이 바람직하다.
다른 과제를 이루기 위해, 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 셀 트랜지스터에 저장된 2진 데이터를 독출하는 본 발명에 따른 방법은 셀 트랜지스터의 제1전극에 연결된 비트라인을 하이 레벨로 프리챠지하는 (a)단계, 셀 트랜지스터의 제2전극이 가상접지라인과연결되어 있으면, (a)단계에서 프리챠지된 비트라인의 전위를 비트라인의 전위를 가상접지라인을 통해 접지전원으로 디스챠지하는 (b)단계, 셀 셀 트랜지스터의 제2전극이 가상접지라인에 연결되어 있지 않으면 (a)단계에서 프리챠지된 비트라인의 전위를 유지하는 (c)단계, 비트라인의 전위를 센싱하는 (d)단계 및 센싱된 비트라인의 전위를 기준전위와 비교하고 비교 결과에 따른 2진의 롬 데이터를 독출하는 (e)단계로 이루어지는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 셀 트랜지스터에 저장된 2진 데이터를 독출하는 본 발명에 따른 방법은 셀 트랜지스터의 제1전극에 연결된 비트라인을 공급전원 레벨로 프리챠지하는 (a)단계, 외부로부터 데이터 독출을 요청하는 클럭신호가 입력되면 내부 클럭신호를 인에이블하는 (b)단계, 내부 클럭신호에 응답하여 내부 클럭신호의 디세이블 및 센스 신호의 인에이블을 제어하는 제어신호를 디스챠지하는 (c)단계, 내부 클럭신호에 응답하여 워드라인을 인에이블하고, 비트라인의 프리챠지를 중단하는 (d)단계, 내부 클럭신호에 응답하여 인가되는 가상접지라인 선택신호 및 비트라인 선택신호에 따라 선택된 셀 트랜지스터의 제2전극이 가상접지라인과 연결되어 있으면, (a)단계에서 프리챠지된 비트라인의 전위를 가상접지라인을 통해 접지전원으로 디스챠지하는 (e)단계, 선택된 셀 트랜지스터의 제2전극이 가상접지라인에 연결되어 있지 않으면 (a)단계에서 프리챠지된 비트라인의 전위를 유지하는 (f)단계, 제어신호가 소정레벨이하로 떨어지는 것에 응답하여 내부클럭신호를 디세이블하고, 센스신호를 인에이블하는 (g)단계, 인에이블된 센스신호에 응답하여, 선택된 셀 트랜지스터의 제1전극에 연결된 비트라인의 전위를 센싱하는 (h)단계 및 (h)단계에서 센싱된 비트라인의 전위를 기준전위와 비교하고 비교 결과에 따른 2진의 롬 데이터를 독출하는 (i)단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 따른 고속 프로그래머블 롬 시스템을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 고속 프로그래머블 롬의 셀 어레이 구조의 일실시예를 나타내는 회로도이다. 설명의 편의를 위해, 도 2에는 2개의 비트 라인(BL0,BL1), 3개의 가상 그라운드 라인(VG0~VG2), 4개의 워드라인(WL0~WL3) 및 16개의 N형 모스 트랜지스터(M1~M16)를 포함하여 구성되는 4*4 비트 셀 어레이를 나타낸다. 여기서, 커패시터(C20~C23)는 실제 회로가 아니라 각 라인들 간의 커플링 커패시턴스를 표시한 것이다. 그리고, C24은 비트라인 BL0에 부하되는 총 커패시턴스를, 그리고, C25는 비트라인 BL1에 부하되는 총 커패시턴스를 각각 표시한다. 또한, 설명의 편의를 위해 도 2에 도시된 프로그래머블 롬은 롬 데이터 프로그래밍이 비아 공정단계에서 이루어지는 비아 프로그래머블 롬인 것으로 한다.
도 2를 참조하여, 셀 트랜지스터 M1~M8의 드레인은 비트라인 BL0과 연결되고, 셀 트랜지스터 M9~M10의 드레인은 BL1과 연결되어 있다. 이 때, 비트라인 BL0을 기준으로 수직 및 수평으로 인접한 4개의 셀 트랜지스터들 M1~M4 및 M5~M8은 비트라인 BL0을 공유하는 구조를 갖는다. 마찬가지로 비트라인 BL1을 기준으로 수직 및 수평으로 인접한 4개의 셀 트랜지스터들 M9~M12 및 M13~M16은 비트라인 BL1을공유하는 구조를 갖는다.
설명의 편의를 위해 셀 트랜지스터 M1~M8는 "0"이 프로그램되고, 셀 트랜지스터 M9~M16는 "1"이 프로그램된 것으로 가정한다. 이처럼, 셀 트랜지스터 M1~M8에 "0"을 프로그램하기 위해 셀 트랜지스터 M1~M8의 소오스를 가상접지라인 VG0 또는 VG1에 각각 연결한다. 또한, 셀 트랜지스터 M9~M16에 "1"을 프로그램하기 위해 셀 트랜지스터 M9~M16의 소오스를 가상접지라인 VG1 또는 VG2 어느 곳에도 연결하지 않는 플로팅 상태로 한다. 도 2에서, '■'로 표시된 것은 셀 트랜지스터가 가상접지라인 또는 비트라인에 전기적으로 연결된 상태이며, '□'는 연결되지 않은 상태를 각각 나타낸다.
이처럼, 셀 트랜지스터의 소오스를 가상접지라인으로의 연결 여부에 따라 셀 트랜지스터에 롬 데이터를 프로그램하면, 셀 트랜지스터에 "0" 또는 "1"을 프로그램하는 것에 관계없이 비트라인 BL0 및 BL1의 총 커패시턴스 C24 및 C25는 동일한 값을 가지게 된다. 다만 가상접지라인의 커패시턴스는 프로그램 데이터에 따라 가변될 수 있다. 그러나, 가상 그라운드라인은 로직 하이에서 로직 로우 또는 그 반대로 풀 스윙(full swing)하는 신호이므로, 스몰 스윙(small swing)하는 비트 라인과는 달리 라인 커패시턴스가 크거나 또는 작은 것이 롬 동작 속도에 크게 영향을 주지 않는다.
한편, 비트라인 BL0 및 BL1의 총 커패시턴스 C24 및 C25에 영향을 주는 요소로는 비트라인 길이에 의한 커패시턴스, 비트라인에 연결되는 컨택들(CNT)에 의한 커패시턴스, 그리고, 비트라인에 연결된 트랜지스터들(M1~M8)에 의한 커패시턴스이다. 도 1에 도시된 비트라인 BL0 및 BL1의 총 커패시턴스 C5 및 C6와 비교하면, 커패시턴스 C24 및 C25는 프로그래밍 메탈들에 의한 커패시턴스의 영향을 받지 않으므로 C5보다는 작다. 그리고, 커패시턴스 C24 및 C25는 비트라인에 연결되는 컨택(CNT)에 의한 커패시턴스와 비트라인에 연결된 트랜지스터들(M1~M8)에 의한 커패시턴스의 영향으로 C6보다는 크다. 여기서, C5보다 C24가 작다는 것은 비트라인이 디스챠지되는 속도가 빨라지는 것을 의미한다. 또한, 커패시턴스 C6보다 C25가 크므로 인접 라인과의 커플링 커패시턴스와의 비가 작아지며, 따라서 인접 라인의 간섭으로 인해 셀 트랜지스터에 프로그램된 데이터가 오독되는 것을 줄일 수 있다.
결국, 롬 데이터에 따라 가상접지라인에 셀 트랜지스터의 소오스를 선택적으로 연결하는 본 발명에 따른 프로그래머블 롬은 비트라인에 셀 트랜지스터의 소오스를 선택적으로 연결하는 종래의 프로그래머블 롬보다 동작속도를 빠르게 하면서 프로그래밍된 데이터의 오독을 최소화할 수 있다.
한편, 설명의 편의를 위해, 도 2에 도시된 프로그래머블 롬은 롬 데이터 프로그래밍이 비아 공정단계에서 이루어지는 비아 프로그래머블 롬인 것으로 가정하였으나, 컨택 프로그래머블 롬 및 메탈 프로그래머블 롬에서도 동일한 결과를 얻을 수 있다.
도 3은 도 2에 도시된 각 셀 트랜지스터의 수직 단면을 나타내는 도면으로, 셀 트랜지스터의 소오스와 연결되는 가상접지라인의 단면 및 드레인과 연결되는 비트라인 단면이 각각 도시된다.
도 3을 참조하여, 컨택(30), 메탈1(20), 비아1(10) 또는 메탈2(40) 형성 공정을 통해 소오스를 가상접지라인에 선택적으로 연결함으로써 롬 데이터를 셀 트랜지스터에 프로그래밍할 수 있다. 즉, 컨택(30), 메탈1(20), 비아1(10) 및 메탈2(40)를 모두 형성하여 셀 트랜지스터의 소오스를 가상접지라인에 전기적으로 연결함으로써, 셀 트랜지스터에 "0"을 프로그램한다. 또한, 컨택(30), 메탈1(20), 비아1(10) 또는 메탈2(40)중 어느 하나를 형성하지 않아 셀 트랜지스터의 소오스를 가상접지라인으로부터 플로팅시킴으로써 셀 트랜지스터에 "1"을 프로그램한다.
도 4는 본 발명에 따른 프로그래머블 롬 시스템을 나타내는 회로도로서, 셀 트랜지스터 그룹(50), 프리챠지부(60a), 프리챠지 제어부(60b), 가상접지라인 선택부(80) 및 비트라인 선택부(70)를 포함하여 구성된다. 도 4에서, '■'로 표시된 것은 셀 트랜지스터가 가상접지라인 또는 비트라인에 전기적으로 연결된 상태이며, '□'는 연결되지 않은 상태를 각각 나타낸다. 즉, 셀 트랜지스터 그룹(50)에서 셀 트랜지스터 M41~M46에는 데이터 "0"이, 셀 트랜지스터 M40 및 M47에는 데이터"1"이 각각 프로그램된 상태이다.
한편, 도 4에는 하나의 셀 트랜지스터 그룹(50)을 도시하였으나, 프로그래머블 롬 시스템은 다수의 셀 트랜지스터 그룹(50)들을 구비할 수 있으며, 셀 그룹 선택신호(SEL)는 다수의 셀 트랜지스터 그룹들 중 하나 또는 일부 셀 트랜지스터 그룹을 선택하는 신호이다.
프리챠지 제어부(60b)는 셀 그룹 선택신호(SEL)와 프리챠지 신호를 논리조합하여 프리챠지 제어신호를 생성한다. 프리챠지 회로(60a)는 프리챠지 제어신호에 응답하여 가상접지라인들(VG0~VG2) 및 비트라인들(BL0,BL1)에 연결된 트랜지스터들을 온/오프함으로써, 가상접지라인들(VG0~VG2) 및 비트라인들(BL0,BL1)을 프리챠지한다.
가상접지라인 선택부(80)는 셀 그룹 선택신호(SEL)와 가상접지라인 선택신호들(AD_VG0,AD_VG1,AD_VG2)을 조합하여 가상접지라인들(VG0~VG2)중 어느 하나가 접지전원에 연결되도록 스위치들(SW0~SW2)의 온/오프를 제어한다.
비트라인 선택부(70)는 비트라인 선택신호(AD_BL)에 응답하여 비트라인들(BL0,BL1)중 어느 하나를 선택하고, 선택된 비트라인에 연결된 셀 트랜지스터에 프로그래밍된 데이터를 데이터 출력포트(DQ)를 통해 출력한다.
도 5는 도 4에 도시된 회로의 동작을 제어하는 신호들의 타이밍도를 나타낸다.
도 6은 도 4에 도시된 프로그래머블 롬 시스템에서 수행되는 데이터 독출 과정을 나타내는 흐름도이다.
도 4 내지 도 6을 참조하여, 외부로부터 데이터 독출 요청이 있기 전까지, 프리챠지 신호는 '로우'레벨로 유지되며, '로우'레벨의 프리챠지 신호에 의해 프리챠지부(60a)의 트랜지스터들은 온되어 비트라인들(BL0,BL1) 및 가상접지라인들(VG0~VG2)은 프리챠지된다(제95단계).
그러다, 도 5(a)에 도시된 바와 같이, 외부로부터 데이터 독출 요청하는 클럭신호(CLK)가 발생하면, 이에 응답하여 도 5(b)에 도시된 바와 같이 내부 클럭신호(IN_CLK)가 인에이블된다(제100단계). 내부 클럭신호(IN_CLK)에 응답하여 도 5(c) 및 (d)에 도시된 바와 같이, 워드라인(WL) 및 프리챠지 신호가 차례로 인에이블된다(제105단계). 도 4를 참조하여, 프리챠지 신호가 '하이'레벨로 인에이블되면 프리챠지 제어부(60b)에 의해 프리챠지부(60a)를 이루는 트랜지스터들이 오프되어 더 이상 프리챠지되지 않는다.
그리고, 내부 클럭신호(IN_CLK)가 인에이블되면서 가상접지라인 선택신호(AD_VG0~AD_VG2)가 입력되며, 이에 따라 선택된 가상접지라인은 도 5(f)에 도시된 바와 같이 접지전원 레벨로 디스챠지된다. 이 때, 도시되지는 않았지만 그 전위에 응답하여 내부 클럭신호(IN_CLK)의 디세이블 및 센스 신호의 인에이블을 제어하는 제어신호가 도 5(e)에 도시된 바와 같이 내부클럭신호(IN_CLK)에 응답하여 디스챠지된다. 즉, 도 5(e)에 도시된 제어신호는 내부 클럭신호(IN_CLK)에 응답하여 디스챠지를 시작하며, 제어신호가 특정레벨이하로 떨어지는 것에 응답하여 내부 클럭신호(IN_CLK)가 디세이블되고, 센스 신호가 인에이블된다(제115단계).
이처럼 센스신호가 인에이블될 때, 가상접지라인 선택신호(AD_VG0~AD_VG2) 및 비트라인 선택신호(AD_BL)에 의해 선택된 셀 트랜지스터의 소오스가 가상접지라인에 연결되어 있는가에 따라(제120단계) 선택된 셀 트랜지스터의 드레인과 연결된 비트라인의 전위가 기준전압보다 낮거나 또는 높은 전위를 갖게 된다.
예를 들어, 가상접지라인 선택신호(AD_VG0~AD_VG2) 및 비트라인 선택신호(AD_BL)에 의해 비트라인 BL0에 연결된 셀 트랜지스터 M40 및 M44의 데이터에 프로그램된 데이터를 독출한다고 가정한다. 먼저, 셀 트랜지스터 M40에 프로그램된 데이터를 독출되기 위해, 먼저 가상접지라인 선택신호 AD_VG0에 의해 스위치 SW0가 온되어 가상접지라인 VG0이 접지전원에 연결된다. 이 때, 소오스가 가상접지라인에 연결되어 있지 않으므로, 셀 트랜지스터 M40의 드레인에 연결된 비트라인에 프리챠지된 전위는 접지전원으로 디스챠지되지 못하고 프리챠지 전위를 그대로 유지한다(제140단계). 반면, 셀 트랜지스터 M44의 경우 소오스가 가상접지라인에 연결되어 있으므로, 셀 트랜지스터 M44의 드레인에 연결된 비트라인에 프리챠지된 전위는 가상접지라인 VG0를 통해 접지전원으로 디스챠지된다(제125단계).
결국, 셀 트랜지스터의 소오스가 가상접지라인에 연결되었는가에 따라 비트라인의 전위는 디스챠지되거나 또는 프리챠지된 전위를 그대로 유지하며, 비트라인의 전위는 데이터 판별의 기준이 되는 기준전위(REF)와 비교된다(제130단계). 비트라인의 전위가 가상접지라인을 통해 디스챠지되어, 도 5(h)에 도시된 바와 같이, 센스 신호가 인에이블되는 시점에서 비트라인의 전위가 도 5(g)에 도시된 바와 같이 기준전위(REF)보다 낮으면 도 5(i)에 도시된 바와 같이 "0"의 데이터가 독출된다(제135단계). 반면, 비트라인의 전위가 프리챠지 전위를 그대로 유지하게 되어, 도 5(h)에 도시된 바와 같이 센스 신호가 인에이블되는 시점에서 비트라인의 전위가 기준전위(REF)보다 높으면 "1"의 데이터가 독출된다(제135단계).
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플라피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술된 바와 같이, 본 발명에 따른 고속 프로그래머블 롬 시스템은 기록하고자 하는 롬 데이터에 따라 가상접지라인에 셀 트랜지스터의 소오스를 선택적으로 연결함으로써, 비트라인의 커패시턴스가 과도하게 커지거나 또는 작아지지 않고 일정하게 유지시킬 수 있다. 이로 인해, 프로그래머블 롬의 동작속도를 빠르게 하면서 프로그래밍된 데이터의 오독을 최소화할 수 있다.

Claims (23)

  1. 다수의 프로그래머블 메모리 셀을 포함하는 프로그래머블 롬에 있어서, 상기 프로그래머블 메모리 셀에 있어서,
    워드라인;
    비트라인;
    제어신호에 응답하여 접지전원에 선택적으로 연결되는 가상접지라인; 및
    상기 워드라인과 연결되는 게이트, 제1전극 및 상기 비트라인과 연결되는 제2전극을 구비하고, 상기 제1전극을 상기 가상접지라인에 선택적으로 연결하여 소정의 로직 레벨로의 프로그래밍이 가능한 셀 트랜지스터를 포함하는 것을 특징으로 하는 프로그래머블 메모리 셀.
  2. 제1항에 있어서,
    상기 셀 트랜지스터는 엔(N)형 모스트랜지스터인 것을 특징으로 하는 프로그래머블 메모리 셀.
  3. 제1항에 있어서,
    상기 제어신호에 응답하여 상기 가상접지라인을 상기 접지전원에 선택적으로 연결하는 스위치를 더 구비하는 것을 특징으로 하는 프로그래머블 메모리 셀.
  4. 제1항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 콘택홀 형성 단계에서 결정되는 것을 특징으로 하는 프로그래머블 메모리 셀.
  5. 제1항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 메탈라인 형성 단계에서 결정하는 것을 특징으로 하는 프로그래머블 메모리 셀.
  6. 제1항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 비아홀 형성 단계에서 결정하는 것을 특징으로 하는 프로그래머블 메모리 셀.
  7. 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들;
    각각은 상기 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들;
    각각은 상기 다수의 메모리 셀들의 제1전극과 연결되며, 상기 워드라인들과 실질적인 수직방향으로 배치되는 비트라인들; 및
    각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 상기 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고,
    상기 다수의 메모리 셀들 각각의 제2전극을 상기 다수의 가상접지라인들에 선택적으로 연결하여 상기 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것을 특징으로 하는 프로그래머블 롬.
  8. 제7항에 있어서,
    상기 메모리 셀 각각은 엔(N)형 모스트랜지스터인 것을 특징으로 하는 프로그래머블 롬.
  9. 제7항에 있어서,
    상기 제어신호들 각각에 응답하여 상기 다수의 가상접지라인들을 상기 접지전원에 선택적으로 연결하는 다수의 스위치들을 더 구비하는 것을 특징으로 하는 프로그래머블 롬.
  10. 제7항에 있어서,
    프리차지 신호와 메모리 셀 그룹을 선택하는 셀 그룹 선택신호에 응답하여 상기 다수의 가상접지라인들 및 상기 다수의 비트라인들을 프리차지하는 프리챠징부를 더 포함하는 것을 특징으로 하는 프로그래머블 롬.
  11. 제10항에 있어서,
    상기 셀 그룹 선택신호와 가상접지라인 선택신호에 응답하여 상기 메모리 셀 그룹에 포함된 가상접지라인들 중 하나의 가상접지라인을 선택하는 가상접지라인 선택부; 및
    상기 셀 그룹 선택신호와 비트라인 선택신호에 응답하여 상기 메모리 셀 그룹에 포함된 비트라인들 중 하나의 비트라인을 선택하는 비트라인 선택부를 더 포함하는 것을 특징으로 하는 프로그래머블 롬.
  12. 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들;
    각각은 상기 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들;
    각각은 상기 워드라인들과 실질적인 수직방향으로 배치되며, 상기 다수의 메모리 셀들 중 수평 방향으로 인접한 두 개의 메모리 셀들의 제1전극이 공유하여 연결되는 비트라인들; 및
    각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 상기 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고,
    상기 다수의 메모리 셀들 각각의 제2전극을 상기 다수의 가상접지라인들에 선택적으로 연결하여 상기 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것을 특징으로 하는 프로그래머블 롬.
  13. 각각은 게이트, 제1전극 및 제2전극을 구비하는 다수의 메모리 셀들;
    각각은 상기 다수의 메모리 셀들의 게이트와 연결되는 다수의 워드라인들;
    각각은 상기 워드라인들과 실질적인 수직방향으로 배치되며, 상기 다수의 메모리 셀들의 수평 및 수직방향으로 인접한 4개의 메모리 셀들의 제1전극이 공유하여 연결되는 비트라인들; 및
    각각은 제어신호들에 응답하여 접지전원에 선택적으로 연결되며, 상기 워드라인들과 실질적인 수직방향으로 배치되는 다수의 가상접지라인들을 포함하고,
    상기 다수의 메모리 셀들 각각의 제2전극을 상기 다수의 가상접지라인들에 선택적으로 연결하여 상기 다수의 메모리 셀들을 소정의 로직 레벨로 프로그래밍하는 것을 특징으로 하는 프로그래머블 롬.
  14. 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 상기 셀 트랜지스터에 2진 데이터를 기록하는 방법에 있어서,
    상기 게이트 및 상기 제1전극을 워드라인 및 비트라인에 각각 연결하는 단계; 및
    상기 제2전극을 기록하고자 하는 2진 데이터에 따라, 상기 접지전원에 선택적으로 연결되는 가상접지라인에 상기 제2전극을 선택적으로 연결하는 단계를 포함하는 것을 특징으로 하는 데이터 기록 방법.
  15. 제14항에 있어서,
    상기 셀 트랜지스터에 2진 데이터 "0"을 기록하기 위해 상기 제2전극을 상기 가상접지라인에 연결하고, 2진 데이터 "1"을 기록하기 위해 상기 제2전극을 상기 가상접지라인으로부터 플로팅시키는 것을 특징으로 하는 데이터 기록 방법.
  16. 제14항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 콘택홀 형성 단계에서 결정하는 것을 특징으로 하는 데이터 기록 방법.
  17. 제14항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 메탈라인 형성 단계에서 결정하는 것을 특징으로 하는 데이터 기록 방법.
  18. 제14항에 있어서,
    상기 제2전극을 상기 가상접지라인으로의 선택적 연결은 제조공정 중 비아홀 형성 단계에서 결정하는 것을 특징으로 하는 데이터 기록 방법.
  19. 제14항의 데이터 기록 방법을 컴퓨터에서 실행 가능한 프로그램 코드로 기록한 기록 매체.
  20. 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 상기 셀 트랜지스터에 저장된 2진 데이터를 독출하는 방법에 있어서,
    (a)상기 셀 트랜지스터의 제1전극에 연결된 비트라인을 하이 레벨로 프리챠지하는 단계;
    (b)상기 셀 트랜지스터의 제2전극이 가상접지라인과 연결되어 있으면, 상기 (a)단계에서 프리챠지된 비트라인의 전위를 상기 가상접지라인을 통해 접지전원으로 디스챠지하는 단계;
    (c)상기 셀 셀 트랜지스터의 제2전극이 상기 가상접지라인에 연결되어 있지 않으면 상기 (a)단계에서 프리챠지된 비트라인의 전위를 유지하는 단계;
    (d)상기 비트라인의 전위를 센싱하는 단계; 및
    (e)상기 센싱된 비트라인의 전위를 기준전위와 비교하고 비교 결과에 따른 2진의 롬 데이터를 독출하는 단계로 이루어지는 것을 특징으로 하는 롬 데이터 독출 방법.
  21. 제20항에 있어서, 상기 (e)단계는
    상기 센싱된 비트라인의 전위가 상기 기준전위보다 크면 2진 데이터 "1"을 독출하는 단계; 및
    상기 센싱된 비트라인의 전위가 상기 기준전위보다 작으면 2진 데이터 "0"을 독출하는 단계로 이루어지는 것을 특징으로 하는 롬 데이터 독출 방법.
  22. 게이트, 제1전극 및 제2전극을 구비하는 다수의 셀 트랜지스터를 포함하는 프로그래머블 롬에서, 상기 셀 트랜지스터에 저장된 2진 데이터를 독출하는 방법에 있어서,
    (a)상기 셀 트랜지스터의 제1전극에 연결된 비트라인을 공급전원 레벨로 프리챠지하는 단계;
    (b)외부로부터 데이터 독출을 요청하는 클럭신호가 입력되면 내부 클럭신호를 인에이블하는 단계;
    (c)상기 내부 클럭신호에 응답하여 상기 내부 클럭신호의 디세이블 및 센스 신호의 인에이블을 제어하는 제어신호를 디스챠지하는 단계;
    (d)상기 내부 클럭신호에 응답하여 워드라인을 인에이블하고, 상기 비트라인의 프리챠지를 중단하는 단계;
    (e)상기 내부 클럭신호에 응답하여 인가되는 가상접지라인 선택신호 및 비트라인 선택신호에 따라 선택된 셀 트랜지스터의 제2전극이 가상접지라인과 연결되어 있으면, 상기 (a)단계에서 프리챠지된 비트라인의 전위를 상기 가상접지라인을 통해 접지전원으로 디스챠지하는 단계;
    (f)상기 선택된 셀 트랜지스터의 제2전극이 상기 가상접지라인에 연결되어 있지 않으면 상기 (a)단계에서 프리챠지된 비트라인의 전위를 유지하는 단계;
    (g)상기 제어신호가 소정레벨이하로 떨어지는 것에 응답하여 상기 내부클럭신호를 디세이블하고, 상기 센스신호를 인에이블하는 단계;
    (h)상기 인에이블된 센스신호에 응답하여, 상기 선택된 셀 트랜지스터의 제1전극에 연결된 비트라인의 전위를 센싱하는 단계; 및
    (i)상기 (h)단계에서 센싱된 비트라인의 전위를 기준전위와 비교하고 비교 결과에 따른 2진의 롬 데이터를 독출하는 단계로 이루어지는 것을 특징으로 하는 롬 데이터 독출 방법.
  23. 제21항에 있어서, 상기 (i)단계는
    상기 센싱된 비트라인의 전위가 상기 기준전위보다 크면 2진 데이터 "1"을 독출하는 단계; 및
    상기 센싱된 비트라인의 전위가 상기 기준전위보다 작으면 2진 데이터 "0"을독출하는 단계로 이루어지는 것을 특징으로 하는 롬 데이터 독출 방법.
KR10-2002-0020234A 2001-04-18 2002-04-13 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법 KR100468724B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US10/124,717 US6861714B2 (en) 2001-04-18 2002-04-17 High-speed programmable read-only memory (PROM) devices
TW091107945A TW594768B (en) 2001-04-18 2002-04-18 High speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM
JP2002116586A JP2002352592A (ja) 2001-04-18 2002-04-18 プログラマブルｒｏｍシステムとメモリセル構造及びデータ書込み及び読出し方法
DE10218272A DE10218272B4 (de) 2001-04-18 2002-04-18 Programmierbarer Festwertspeicher, Speicherzelle hierfür und zugehöriges Verfahren zum Schreiben/Lesen von Daten
US11/032,362 US7382640B2 (en) 2001-04-18 2005-01-10 High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020010020809 2001-04-18
KR20010020809 2001-04-18

Publications (2)

Publication Number Publication Date
KR20020081079A true KR20020081079A (ko) 2002-10-26
KR100468724B1 KR100468724B1 (ko) 2005-01-29

Family

ID=27701568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0020234A KR100468724B1 (ko) 2001-04-18 2002-04-13 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법

Country Status (1)

Country Link
KR (1) KR100468724B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470971B1 (ko) * 2002-08-01 2005-03-10 삼성전자주식회사 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치
KR100663902B1 (ko) * 2005-03-21 2007-01-03 화인칩스 주식회사 프로그램 롬을 이용한 롬 코드 옵션 제어 장치
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
KR100880058B1 (ko) * 2006-04-13 2009-01-22 샤프 가부시키가이샤 프로그램가능한 판독전용 메모리

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196661A (ja) * 1992-12-24 1994-07-15 Nippon Steel Corp 拡散層書換え方式のｎｏｒ−ｘ型マスクｒｏｍ
JPH0773689A (ja) * 1993-09-03 1995-03-17 Nec Kyushu Ltd 半導体記憶回路
KR100261020B1 (ko) * 1997-04-12 2000-07-01 윤종용 노어형 마스크 롬
KR100294447B1 (ko) * 1998-06-29 2001-09-17 윤종용 불휘발성반도체메모리장치
JP3206591B2 (ja) * 1999-02-08 2001-09-10 日本電気株式会社 多値マスクｒｏｍおよび多値マスクｒｏｍの読み出し方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100470971B1 (ko) * 2002-08-01 2005-03-10 삼성전자주식회사 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치
KR100663902B1 (ko) * 2005-03-21 2007-01-03 화인칩스 주식회사 프로그램 롬을 이용한 롬 코드 옵션 제어 장치
KR100880058B1 (ko) * 2006-04-13 2009-01-22 샤프 가부시키가이샤 프로그램가능한 판독전용 메모리
US7529148B2 (en) 2006-04-13 2009-05-05 Sharp Kabushiki Kaisha Programmable read-only memory
KR100865821B1 (ko) * 2007-03-14 2008-10-28 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출 방법
US7512011B2 (en) 2007-03-14 2009-03-31 Hynix Semiconductor Inc. Method of reading data in a non-volatile memory device

Also Published As

Publication number Publication date
KR100468724B1 (ko) 2005-01-29

Similar Documents

Publication Publication Date Title
US7382640B2 (en) High-speed programmable ROM, memory cell structure therefor, and method for writing data on/reading data from the programmable ROM
US5241503A (en) Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers
US6556471B2 (en) VDD modulated SRAM for highly scaled, high performance cache
US7616512B2 (en) Semiconductor memory device with hierarchical bit line structure
US10153007B2 (en) Apparatuses including a memory array with separate global read and write lines and/or sense amplifier region column select line and related methods
US7613024B2 (en) Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
US6400629B1 (en) System and method for early write to memory by holding bitline at fixed potential
US20020060924A1 (en) Semiconductor memory
US6185147B1 (en) Programmable read only memory with high speed differential sensing at low operating voltage
US20070195619A1 (en) Integrated circuit memory devices having multi-bit normal memory cells and single-bit redundant memory cells therein
US6026021A (en) Semiconductor memory array partitioned into memory blocks and sub-blocks and method of addressing
US6947344B2 (en) Memory device and method of reading data from a memory cell
US4233675A (en) X Sense AMP memory
KR100470971B1 (ko) 리드 전용 메모리 셀, 이 셀의 프로그램 방법, 이 셀의레이아웃 방법, 및 이 셀을 구비한 리드 전용 메모리 장치
KR100468724B1 (ko) 고속의 프로그래머블 롬 시스템 및 그를 위한 메모리 셀구조와 상기 프로그래머블 롬에서의 데이터 기록 및 독출방법
US6307788B1 (en) Semiconductor memory cell having read/write circuit capable of performing random access
US5666306A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
KR20030024462A (ko) 메모리 장치
US6330202B1 (en) Semiconductor memory device having write data line
US5831928A (en) Semiconductor memory device including a plurality of dynamic memory cells connected in series
US6778419B2 (en) Complementary two transistor ROM cell
US7692990B2 (en) Memory cell access circuit
KR20050112894A (ko) 캐쉬 메모리의 캐쉬 히트 로직
JP2000306394A (ja) 半導体記憶装置及びメモリセルに記憶されているデータの読み出し方法
US6603693B2 (en) DRAM with bias sensing

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 13