KR20020072874A - 반도체 소자의 퓨즈라인 개구부 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 88
- 239000011229 interlayer Substances 0.000 claims abstract description 59
- 230000000903 blocking effect Effects 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000002161 passivation Methods 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 239000005368 silicate glass Substances 0.000 description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 7
- 230000008439 repair process Effects 0.000 description 7
- 239000010949 copper Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 퓨즈라인을 안정적으로 개구시킬 수 있는 반도체 소자의 퓨즈라인 개구부 형성방법을 개시한다. 본 발명은 커패시터 상부 플레이트 전극을 형성할 때 퓨즈라인 상부의 층간절연막 상에 블로킹층을 동시에 형성하여 후속 식각 공정에서 블로킹층이 식각저지막으로 사용될 수 있도록 함으로써 퓨즈라인을 안정적으로 개구시킬 수 있는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 퓨즈라인 개구부 형성방법에 관한 것이다.
일반적으로 반도체 소자는 다양한 패턴의 물질층들이 적층되어 구현되고, 패시베이션막(passivation film)이라 불리우는 보호막으로 덮이게 된다. 이 패시베이션막은 보통 단단한 막질 예컨대, 실리콘 질화막과 같은 막으로 형성되어 후속하는 조립 또는 패키지 공정 등에서 하부에 전해지는 기계적, 전기적, 화학적인 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 하게 된다.
한편, 반도체 메모리 소자를 포함하여 통상의 반도체 소자는 제조과정에서의 결함등으로 동작하지 않는 회로를 여분의 회로로 대치하는 리페어(repair) 공정이나, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정을 수행하게된다. 이러한 리페어 공정이나 트리밍 공정은 소정의 배선 일부를 레이저의 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 여기서는 퓨즈부라 한다. 반도체 장치에 있어서 퓨즈는 통상적으로 리페어(Repair)를 통한 메모리 셀의 구제에 널리 사용되고 있으며, 결함 셀을 리던던시(redundancy) 셀로 대체하는 작업은, 대체하고자 하는 메인 셀의 어드레스에 대응되는 리던던시 디코더(decoder)의 퓨즈를 레이저 빔(laser beam)등의 기술을 이용하여 절단함으로써 이루어진다.
반도체 메모리 장치가 고집적화됨에 따라 더욱 많은 수의 리던던시 셀과 이를 리페어하기 위한 더욱 많은 수의 퓨즈를 필요로 하게 되었다. 이에 따라, 퓨즈의 간격, 폭 등이 더욱 좁아져, 보다 정밀한 제조공정이 요구되고 있는 실정이다. 이는 미세한 간격을 갖는 퓨즈를 정확하게 얼라인하여, 결함이 발생된 셀에 대응되는 퓨즈를 절단하여야 함을 뜻한다.
그러나, 커패시터의 높이가 점점 높아지고, 금속배선 콘택 이후의 포토 공정 확보를 위해 전체 평탄화 공정이 일반적으로 이루어지는 0.17㎛ 이하의 소자에서는 리페어 퓨즈(repair fuse)를 개구시키기 위해 식각하는 높이가 3㎛ 이상 요구되고 있다. 이에 따라 퓨즈라인이 안정적으로 개구되지 않거나 또는 퓨즈라인 개구를 위한 식각시에 퓨즈라인의 어택(attack)이 발생하는 문제가 생기고 있다.
본 발명이 이루고자 하는 기술적 과제는 퓨즈라인을 안정적으로 개구시킬 수있는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공함에 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 퓨즈라인 개구부 형성방법을 도시한 공정순서에 따라 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 소정의 하지층이 형성되어 있는 반도체 기판 상에 비트라인 및 퓨즈라인을 형성하는 단계와, 상기 반도체 기판 전면에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막을 관통하여 상기 반도체 기판의 활성영역과 연결되는 콘택 플러그를 형성하는 단계와, 상기 제1 층간절연막 상에 상기 콘택 플러그와 연결되는 하부전극, 유전막 및 상부 플레이트 전극을 순차적으로 형성하여 커패시터를 형성하고, 상기 퓨즈라인 상부의 상기 제1 층간절연막 상에 블로킹층을 형성하는 단계와, 상기 커패시터 및 상기 블로킹층이 형성되어 있는 반도체 기판 전면에 제2 층간절연막을 형성한 후, 주변회로영역의 퓨즈라인 상부를 개구시키기 위하여 상기 블로킹층이 노출될 때까지 상기 제2 층간절연막을 식각하여 개구부를 형성하는 단계와, 상기 제2 층간절연막의 소정 영역 상에 제1 금속배선을 형성하는 단계와, 상기 제1 금속배선이 형성되어 있는 상기 반도체 기판 전면에 제3 층간절연막을 형성하는 단계와, 사진공정 및 식각공정을 이용하여 상기 제3 층간절연막을 패터닝하여 상기 제1 금속배선과 연결되는 비아홀을 형성하면서, 동시에 상기 퓨즈라인 상부의 개구부에 형성된 상기 제3 층간절연막도 식각하여 제거하는 단계와, 상기 비아홀을 도전물질로 매립하여 비아콘택을 형성하는 단계와, 상기 비아콘택 및 상기 제3 층간절연막 상에 상기 비아콘택과 연결되는 제2 금속배선을 형성하는 단계와, 상기 제2 금속배선이 형성되어 있는 상기 반도체 기판 전면에 패시베이션막을 증착한 후, 사진공정 및 식각공정을 이용하여상기 퓨즈라인 상부의 개구부에 형성된 상기 패시베이션막을 제거하는 단계 및 상기 퓨즈라인 상부에 형성된 상기 블로킹층을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법을 제공한다.
상기 블로킹층은 상기 제1, 제2 및 제3 층간절연막과의 식각선택비가 큰 물질을 사용하여 형성된다. 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것이 바람직하다.
상기 상부 플레이트 전극 및 상기 블로킹층은 동일한 도전물질을 사용하여 동시에 증착되고, 상기 도전물질을 패터닝하여 블로킹층을 형성될 수 있다. 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것이 바람직하다.
상기 블로킹층을 제거하는 단계는 상기 패시베이션막을 증착하기 이전에 이루어질 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 퓨즈라인 개구부 형성방법을 공정순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 셀영역(a) 및 주변회로영역(b)을 정의하고, 각 영역에서 반도체 기판(100)의 활성영역을 전기적으로 분리시키는 필드 산화막(102)을 형성한다. 필드 산화막(102)은 통상의 로코스(LOCOS) 공정 또는 얕은 트렌치 소자분리(Shallow trench isolation) 공정에 의해 형성될 수 있다. 이어서, 셀영역(a) 및 주변회로영역(b)에 소오스(104), 드레인(104) 및 게이트 전극(112)으로 이루어진 트랜지스터들을 형성한다. 게이트 전극(112)은 게이트 산화막(106), 게이트 도전층(108), 캐핑 절연막(110)으로 이루어지며, 그 측벽에는 스페이서(114)가 형성된다. 이어서, 트랜지스터들이 형성되어 있는 셀영역에 도핑된 층간절연막(미도시)을 증착하고, 이를 화학기계적 연마하여 평탄화한다. 다음에, 소오스 또는 드레인 영역(104)에 콘택패드(116)를 형성하기 위하여 상기 층간절연막을 패터닝한 후, 폴리실리콘막을 증착하고, 이를 화학기계적 연마하여 평탄화한다. 상기 평탄화 공정에 의해 노드 분리가 이루어져 콘택패드(116)가 형성된다. 다음에, 반도체 기판(100) 전면에 제1 층간절연막(118)을 형성한 후, 화학기계적 연마하여 평탄화한다. 제1 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 이어서, 통상의 사진공정 및 식각공정을 이용하여 제1 층간절연막(118)을 관통하는 콘택홀을 형성한 후, 도전물질로 매립하여 콘택 플러그(120)를 형성한다. 콘택 플러그(120)는 소오스 또는 드레인영역(104) 또는 콘택패드(116)에 연결된다. 이어서, 제1 층간절연막(118) 상에 도전물질을 증착한 후, 패터닝하여 비트라인(122) 및 퓨즈라인(124)을 형성한다. 비트라인(122)은 콘택 플러그(120)에 연결된다. 비트라인(122) 및 퓨즈라인(124)은 도전층(126) 및 캐핑 절연막(128)이 순차적으로 적층된 구조를 가질 수 있으며, 그 측벽에는 스페이서(130)가 형성될 수 있다. 이어서, 비트라인(122) 및 퓨즈라인(124)이 형성되어 있는 반도체 기판(100) 전면에 제2 층간절연막(132)을 형성한 후, 화학기계적 연마하여 평탄화한다. 제2 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 통상의 사진공정 및 식각공정을 이용하여 제2 층간절연막(132) 및 제1 층간절연막(118)을 식각하여 콘택홀을 형성한 후, 도전물질로 매립하여 콘택 플러그(134)를 형성한다. 상기 콘택 플러그(134)는 콘택패드(116)와 연결된다. 이어서, 제2 층간절연막(132) 및 콘택 플러그(134) 상에 커패시터(142)를 형성한다. 커패시터(142)는 하부전극(136), 유전막(138) 및 상부 플레이트 전극(140)이 순차적으로 형성된 구조를 갖는다. 커패시터 하부전극(136)은 콘택 플러그(134)와 전기적으로 연결된다. 이때, 상부 플레이트 전극(140) 형성시 주변회로영역(b)에 있는 퓨즈라인(124) 상부의 제2 층간절연막(132) 상에 블로킹층(144)도 함께 형성한다. 즉, 상부 플레이트 전극(140) 및 블로킹층(144)을 형성하기 위해 반도체 기판 전면에 도전물질을 증착한 후, 주변회로영역(b)에 증착된 상기 도전물질을 사진공정 및 식각공정을 이용하여 패터닝하여 블로킹층을 형성할 수 있다. 상부 플레이트 전극(140) 및 블로킹층(144)은 층간절연막과의 식각선택비가 큰 물질, 예컨대 도핑된 폴리실리콘막, 티타늄 질화막(TiN) 또는 이들의 조합막으로 형성하는 것이 바람직하다. 물론, 상부 플레이트 전극(140) 형성시에 블로킹층(144)을 형성하지 않고, 상부 플레이트 전극(140)을 형성한 후에 층간절연막과의 식각선택비가 큰 물질을 사용하여 블로킹층(144)을 따로 형성할 수도 있음은 물론이다. 이어서, 커패시터(142) 및 블로킹층(144)이 형성되어 있는 반도체 기판(100) 전면에 제3 층간절연막(146)을 형성한다. 제3 층간절연막은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 다음에, 제3 층간절연막(146)을 화학기계적 연마하여 평탄화한 후, 주변회로영역(b)의 퓨즈라인(124) 상부를 개구시키기 위하여 통상의 사진공정 및 식각공정을 이용하여 제3 층간절연막(146)을 식각하여 개구부(149)를 형성한다. 제3 층간절연막(146)의 식각은 블로킹층(144)이 노출될 때까지 실시한다.
도 3을 참조하면, 제3 층간절연막(146) 상에 도전물질을 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 상기 도전물질을 패터닝하여 제1 금속배선(148)을 형성한다. 제1 금속배선(148)은 알루미늄(Al)막, 텅스텐(W)막, 구리(Cu)막 등으로 형성할 수 있다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지하는 역할을 하기도 한다. 이어서, 제1 금속배선(148)이 형성되어 있는 반도체 기판(100) 전면에 제4 층간절연막(150)을 형성한다. 제4 층간절연막(150)은 BPSG(Boron Phosphorous Silicate Glass)막, PSG(Phosphorous Silicate Glass), SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 다음에, 통상의 사진공정 및 식각공정을 이용하여 제4 층간절연막(150)을 패터닝하여 제1 금속배선(148)과 연결되는 비아홀(152)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149)에 형성된 제4 층간절연막(150)도 비아홀(152)을 형성하면서 식각하여 제거한다. 이어서, 비아홀(152)을 도전물질, 예컨대 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 매립하여 비아콘택(154)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지하는 역할을 하기도 한다. 이어서, 비아콘택(154) 및 제4 층간절연막(150) 상에 도전물질, 예컨대 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)를 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 비아콘택(154)과 연결되는 제2 금속배선(156)을 형성한다. 이때, 퓨즈라인(124) 상부의 개구부(149) 측벽에는 상기 도전물질이 식각되지 않고 소량 남아있을 수 있으며, 이는 후속 공정, 예컨대 식각공정에 대한 패시베이션 역할을 하기도 한다. 또한 수분이 침투하는 것을 방지하는 역할을 하기도 한다.
도 4를 참조하면, 제2 금속배선(156)이 형성되어 있는 반도체 기판(100) 전면에 패시베이션막(158)을 증착한 후, 통상의 사진공정 및 식각공정을 이용하여 퓨즈라인(124) 상부의 개구부(149)에 형성된 패시베이션막(158)을 제거한다. 다음에, 퓨즈 리페어(repair) 진행시 퓨즈라인(124)을 레이저를 이용하여 절단할 수 있도록 퓨즈라인(124) 상부에 형성된 블로킹층(144)을 식각하여 제거한다. 물론, 블로킹층(144)의 제거는 패시베이션막(158)을 증착하기 이전에 이루어질 수도 있음은 물론이다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 퓨즈라인 개구부 형성방법에 의하면, 퓨즈라인 상부에 블로킹층을 형성함으로써 퓨즈부를 안정적으로 개구시킬 수 있다. 한편, 퓨즈라인 상부의 개구부 측벽에는 각 금속 증착 공정에서 형성된 도전막들이 남아있어 패시베이션 역할을 할 수 있는데, 이는 습기에 취약한 층간절연막 등을 통해 수분이 침투하는 것을 방지하는 효과가 있다.
Claims (6)
- 소정의 하지층이 형성되어 있는 반도체 기판 상에 비트라인 및 퓨즈라인을형성하는 단계;상기 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;상기 제1 층간절연막을 관통하여 상기 반도체 기판의 활성영역과 연결되는 콘택 플러그를 형성하는 단계;상기 제1 층간절연막 상에 상기 콘택 플러그와 연결되는 하부전극, 유전막 및 상부 플레이트 전극을 순차적으로 형성하여 커패시터를 형성하고, 상기 퓨즈라인 상부의 상기 제1 층간절연막 상에 블로킹층을 형성하는 단계;상기 커패시터 및 상기 블로킹층이 형성되어 있는 반도체 기판 전면에 제2 층간절연막을 형성한 후, 주변회로영역의 퓨즈라인 상부를 개구시키기 위하여 상기 블로킹층이 노출될 때까지 상기 제2 층간절연막을 식각하여 개구부를 형성하는 단계;상기 제2 층간절연막의 소정 영역 상에 제1 금속배선을 형성하는 단계;상기 제1 금속배선이 형성되어 있는 상기 반도체 기판 전면에 제3 층간절연막을 형성하는 단계;사진공정 및 식각공정을 이용하여 상기 제3 층간절연막을 패터닝하여 상기 제1 금속배선과 연결되는 비아홀을 형성하면서, 동시에 상기 퓨즈라인 상부의 개구부에 형성된 상기 제3 층간절연막도 식각하여 제거하는 단계;상기 비아홀을 도전물질로 매립하여 비아콘택을 형성하는 단계;상기 비아콘택 및 상기 제3 층간절연막 상에 상기 비아콘택과 연결되는 제2 금속배선을 형성하는 단계;상기 제2 금속배선이 형성되어 있는 상기 반도체 기판 전면에 패시베이션막을 증착한 후, 사진공정 및 식각공정을 이용하여 상기 퓨즈라인 상부의 개구부에 형성된 상기 패시베이션막을 제거하는 단계; 및상기 퓨즈라인 상부에 형성된 상기 블로킹층을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.
- 제1항에 있어서, 상기 블로킹층은 상기 제1, 제2 및 제3 층간절연막과의 식각선택비가 큰 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.
- 제2항에 있어서, 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.
- 제1항에 있어서, 상기 상부 플레이트 전극 및 상기 블로킹층은 동일한 도전물질을 사용하여 동시에 증착되고, 상기 도전물질을 패터닝하여 블로킹층을 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.
- 제4항에 있어서, 상기 블로킹층은 도핑된 폴리실리콘막, 티타늄 질화막 또는 이들의 조합막으로 형성되는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부형성방법.
- 제1항에 있어서, 상기 블로킹층을 제거하는 단계는 상기 패시베이션막을 증착하기 이전에 이루어지는 것을 특징으로 하는 반도체 소자의 퓨즈라인 개구부 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010012899A KR100734251B1 (ko) | 2001-03-13 | 2001-03-13 | 반도체 소자의 퓨즈라인 개구부 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010012899A KR100734251B1 (ko) | 2001-03-13 | 2001-03-13 | 반도체 소자의 퓨즈라인 개구부 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020072874A true KR20020072874A (ko) | 2002-09-19 |
| KR100734251B1 KR100734251B1 (ko) | 2007-07-02 |
Family
ID=27697241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010012899A KR100734251B1 (ko) | 2001-03-13 | 2001-03-13 | 반도체 소자의 퓨즈라인 개구부 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100734251B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135362A (ko) | 2018-05-28 | 2019-12-06 | 이보람 | Led 안전블럭 |
| CN112928061A (zh) * | 2019-12-05 | 2021-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220117385A (ko) | 2021-02-15 | 2022-08-24 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000020312A (ko) * | 1998-09-19 | 2000-04-15 | 김영환 | 반도체 소자 제조방법 |
| KR100425452B1 (ko) * | 2001-07-04 | 2004-03-30 | 삼성전자주식회사 | 반도체 소자의 리페어 퓨즈 개구 방법 |
-
2001
- 2001-03-13 KR KR1020010012899A patent/KR100734251B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135362A (ko) | 2018-05-28 | 2019-12-06 | 이보람 | Led 안전블럭 |
| CN112928061A (zh) * | 2019-12-05 | 2021-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100734251B1 (ko) | 2007-07-02 |
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