KR20020068899A - Method for fabricating a silicide using silicide block layer - Google Patents
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Abstract
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 실리사이드 블록막을 이용한 실리사이드 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a silicide forming method using a silicide block layer.
일반적으로, 반도체 장치의 집적도가 증가할수록 상대적으로 작은 크기를 갖는 개별 소자의 개수가 증가하게 되므로 이러한 복수개의 개별 소자들을 전기적으로 연결시키기 위한 금속 배선의 길이는 상대적으로 증가하는 반면에 선폭은 작아지고 또한 두께도 감소하게 된다. 그 결과 집적회로 내에서 특히 게이트 배선과 소오스/드레인 영역에서 금속 배선의 면저항 및 접촉저항이 증가하게 되어 반도체 기생저항이 급격히 증가하게 되고 신호 전달 시간이 지연된다는 문제점이 있다.In general, as the degree of integration of a semiconductor device increases, the number of individual elements having a relatively small size increases, so that the length of the metal wiring for electrically connecting the plurality of individual elements increases relatively while the line width decreases. It also reduces thickness. As a result, the sheet resistance and the contact resistance of the metal wiring in the integrated circuit, particularly in the gate wiring and the source / drain regions, increase, resulting in a sharp increase in the semiconductor parasitic resistance and a delay in signal transmission time.
이러한 문제점을 극복하기 위해서 게이트 배선 및 소스/드레인 영역이 낮은 저항을 가지도록 실리사이드층을 형성시켜준다. 이러한 경우 통상적으로 실리사이드층이 없는 공정을 적용한 제품에 비하여 면저항 및 접촉저항이 줄어든다. 따라서 디자인 룰 0.5um급의 일부 로직 소자(logic device)의 경우에 실리사이드 형성 공정이 적용되고 있으며 디자인 룰 0.35um급 이하의 로직 소자에서는 소자의 고속화를 위하여 실리사이드 형성 공정이 필수적으로 요구되고 있다.In order to overcome this problem, the silicide layer is formed so that the gate wiring and the source / drain regions have a low resistance. In this case, the sheet resistance and the contact resistance are reduced as compared with a product to which a process without a silicide layer is generally applied. Therefore, a silicide formation process is applied to some logic devices of 0.5 um in design rule, and a silicide formation process is required in order to speed up devices in logic devices of 0.35 um or less in design rule.
그런데, 상기 실리사이드 형성 공정은 실리사이드 블록막(silicide blocking layer)을 이용하여 실리사이드가 형성될 부분에만 실리사이드를 형성한다. 실리사이드 블록막은 실리사이드가 형성되는 것을 막기위한 층으로서, 칩의 입/출력단에서 설계적으로 필요하여서 거의 대부분의 로직 제품과 ASIC 제품에 적용되고 있다.However, in the silicide forming process, silicide is formed only at a portion where silicide is to be formed using a silicide blocking layer. The silicide block layer is a layer for preventing silicide from being formed and is applied to almost all logic products and ASIC products because it is required by the input / output stage of the chip.
여기에서, 도 1 내지 도 4를 참조하여 종래기술에 따른 실리사이드 형성방법을 설명하면 다음과 같다.Herein, the silicide formation method according to the prior art will be described with reference to FIGS. 1 to 4.
도 1은 반도체 기판(1)에 게이트 패턴 및 소스/드레인을 형성한 후, 실리사이드 블록막으로 사용된 산화막 또는 실리콘 질화막(9)을 형성하는 단계를 나타낸다. 구체적으로 설명하면, 반도체 기판(1)상에 게이트 산화막 및 게이트 도전막을차례로 형성한다. 상기 게이트 도전막(5)를 패터닝하여 게이트 전극(5)을 형성한다. 이어서, 상기 게이트 전극(5)의 측벽에 산화물 또는 질화물로 이루어진 스페이서(7)를 형성한 후, 상기 스페이서(7) 옆의 반도체 기판(1)을 노출시킴으로써 게이트 패턴이 형성된다. 이어서, 노출된 반도체 기판(1)의 표면에 불순물을 주입하여 소오스/드레인 영역(8)을 형성한다. 이어서 상기 결과물이 형성된 반도체 기판(1) 전면에 블랭킷(blanket)방식으로 실리사이드 블록막으로 사용될 산화막 또는 실리콘 질화막(9)을 형성한다.FIG. 1 shows a step of forming an oxide film or a silicon nitride film 9 used as a silicide block film after forming a gate pattern and a source / drain in the semiconductor substrate 1. Specifically, a gate oxide film and a gate conductive film are sequentially formed on the semiconductor substrate 1. The gate conductive film 5 is patterned to form a gate electrode 5. Subsequently, after forming a spacer 7 made of oxide or nitride on the sidewall of the gate electrode 5, a gate pattern is formed by exposing the semiconductor substrate 1 next to the spacer 7. Subsequently, impurities are implanted into the exposed surface of the semiconductor substrate 1 to form the source / drain regions 8. Subsequently, an oxide film or silicon nitride film 9 to be used as a silicide block film is formed on the entire surface of the semiconductor substrate 1 on which the resultant is formed in a blanket manner.
도 2는 실리사이드 블록막을 형성하기 위한 마스크 패턴(11)을 형성하는 단계를 도시한 것이다. 구체적으로 설명하면, 상기 산화막 또는 실리콘 질화막(9)위에 포토레지스트를 도포한다. 상기 포토레지스트를 사진 식각공정을 진행하여 실리사이드 블록막이 형성될 부분의 포토레지스트만 남겨서 마스크 패턴(11)을 형성한다.2 illustrates a step of forming a mask pattern 11 for forming a silicide block layer. Specifically, a photoresist is applied onto the oxide film or silicon nitride film 9. The photoresist is subjected to a photolithography process to form a mask pattern 11 leaving only the photoresist of the portion where the silicide block layer is to be formed.
도 3은 실리사이드 블록막(9)을 형성하는 단계를 도시한 것으로서, 상기 마스크 패턴(11)을 식각 마스크로 하여 상기 산화막 또는 실리콘 질화막(9)을 습식식각 또는 건식식각 공정으로 제거한후 남아 있는 포토레지스트를 제거한다.FIG. 3 illustrates a step of forming the silicide block layer 9, and after removing the oxide layer or silicon nitride layer 9 by wet etching or dry etching using the mask pattern 11 as an etching mask. Remove the resist.
이어서, 도 4와 같이 실리사이드를 형성할 금속(13)을 반도체 기판 전면에 증착한 후 어닐링 공정을 진행한다. 상기 어닐링 공정을 진행하면 실리콘이 드러난 부분에만 선택적으로 실리사이드가 형성되고 실리사이드 블록막(9)이 있는 부분은 실리사이드가 형성되지 않아서 원하고자 하는 패턴의 실리사이드를 형성할 수 있다.Subsequently, an annealing process is performed after depositing a metal 13 to form silicide on the entire surface of the semiconductor substrate as shown in FIG. 4. When the annealing process is performed, silicide is selectively formed only in the portions where silicon is exposed, and silicide is not formed in the portion having the silicide block layer 9, so that silicide having a desired pattern may be formed.
그러나,상술한 실리사이드 형성방법에서의 실리사이드 블록막은 여러가지의 공정을 거쳐서 형성되는 단점이 있다.However, the silicide block film in the silicide formation method described above has a disadvantage in that it is formed through various processes.
본 발명이 이루고자 하는 기술적 과제는, 제조공정을 단축시킬 수 있는 실리사이드 형성방법을 제공하는데 있다.An object of the present invention is to provide a silicide forming method that can shorten the manufacturing process.
도 1 내지 도 4는 종래기술에 따른 실리사이드 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a silicide forming method according to the related art.
도 5 내지 도 9는 본 발명에 따른 실리사이드 형성방법을 설명하기 위하여 도시한 단면도들이다.5 to 9 are cross-sectional views illustrating a silicide forming method according to the present invention.
<도면의 주요부분의 부호에 대한 설명><Description of Signs of Major Parts of Drawings>
101 : 반도체 기판,103 : 게이트 산화막 패턴,101: semiconductor substrate, 103: gate oxide film pattern,
105 : 게이트 전극,107 : 스페이서,105: gate electrode, 107: spacer,
109 : 실리사이드 블록막,111 : 화학 기상 증착 포토레지스트,109: silicide block film, 111: chemical vapor deposition photoresist,
111a : 마스크 패턴,113 : 실리사이드111a: mask pattern, 113: silicide
상기의 다른 기술적 과제를 해결하기 위한 본 발명에 따른 실리사이드 형성방법은, 반도체 기판에 게이트 패턴 및 소오스/드레인 영역을 형성한 후, 상기 게이트 패턴이 형성된 상기 반도체 기판 전면에 화학 기상 증착 포토레지스트(chemical vapor deposition photoresist, 이하 CVD PR)을 블랭킷방식으로 증착한다. 이어서, 상기 CVD PR을 패터닝하여 마스크 패턴을 형성한 후 상기 마스크 패턴을 어닐링하여 실리사이드 블록막을 형성한다. 마지막으로 상기 결과물 전면에 금속을 증착한 후 어닐링하여 실리사이드막을 형성한다.In the silicide forming method according to the present invention for solving the above technical problem, after forming a gate pattern and a source / drain region on the semiconductor substrate, a chemical vapor deposition photoresist (chemical vapor deposition photoresist) on the entire surface of the semiconductor substrate Vapor deposition photoresist (hereinafter referred to as CVD PR) is deposited in a blanket manner. Subsequently, the CVD PR is patterned to form a mask pattern, and then the mask pattern is annealed to form a silicide block layer. Finally, a metal is deposited on the entire surface of the resultant and then annealed to form a silicide layer.
상기 CVD PR의 소스가스는 메틸 시레인(methylsilane)인 것이 바람직하다.The source gas of the CVD PR is preferably methyl silane (methylsilane).
상기 실리사이드 블록막 형성을 위한 어닐링 온도는 425℃부터 475℃의 범위이고, 상기 실리사이드 블록막 형성을 위한 어닐링 시간은 50분부터 70분의 범위인 것이 바람직하다.The annealing temperature for forming the silicide block layer is in the range of 425 ° C to 475 ° C, and the annealing time for forming the silicide block layer is in the range of 50 to 70 minutes.
상기 마스크막 형성을 위한 노광은 DUV(deep ultra violet) 빛을 사용하고, 상기 금속은 Co, Ti 및 Ni중 선택된 어느 하나를 사용하는 것이 바람직하다.Exposure for forming the mask film is DUV (deep ultra violet) light, and the metal is preferably any one selected from Co, Ti and Ni.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써본 발명을 상세히 설명하기로 한다. 그러나 본 실시예가 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서의 요소의 형상등은 보다 명확한 설명을 강조하기 위하여 과장되게 표현된 부분이 있을 수 있으며, 도면상에서 동일 부호로 표시된 요소는 동일 요소를 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present embodiment is not limited to the embodiments disclosed below, but will be implemented in various forms, and only this embodiment is intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Shapes of the elements in the drawings may be exaggerated parts to emphasize a more clear description, elements denoted by the same reference numerals in the drawings means the same element.
도 5 내지 도 9는 본 발명에 따른 실리사이드 형성방법을 설명하기 위하여 도시한 단면도들이다.5 to 9 are cross-sectional views illustrating a silicide forming method according to the present invention.
도 5를 참조하면, 먼저 반도체 기판(101)상에 게이트 산화막 및 폴리실리콘과 같은 게이트 도전막을 차례로 형성한다. 이어서, 상기 게이트 도전막을 패터닝하여 상기 게이트 산화막의 소정영역상에 게이트 전극(105)를 형성한다. 다음에, 상기 게이트 전극(105)이 형성된 결과물 전면에 절연막을 일정두께로 형성한다. 상기 절연막으로는 실리콘 산화막 또는 실리콘 질화막이 사용될 수 있다. 이어서, 상기 절연막을 이방성 식각하여 상기 게이트 전극(105)의 측벽에 스페이서(107)를 형성시킨다. 계속해서, 상기 게이트 산화막을 식각하여 반도체 기판(101)을 노출시킴으로써, 게이트 패턴을 형성시킨다. 이어서, 상기 반도체 기판에 불순물을 주입하여 소오스/드레인 영역(미도시)을 형성한다.Referring to FIG. 5, first, a gate oxide film and a gate conductive film such as polysilicon are sequentially formed on the semiconductor substrate 101. Subsequently, the gate conductive layer is patterned to form a gate electrode 105 on a predetermined region of the gate oxide layer. Next, an insulating film is formed on the entire surface of the resultant product on which the gate electrode 105 is formed. A silicon oxide film or a silicon nitride film may be used as the insulating film. Subsequently, the insulating layer is anisotropically etched to form spacers 107 on sidewalls of the gate electrode 105. Subsequently, the gate oxide film is etched to expose the semiconductor substrate 101, thereby forming a gate pattern. Subsequently, impurities are implanted into the semiconductor substrate to form a source / drain region (not shown).
도 6을 참조하면, 게이트 패턴이 형성된 반도체 기판(101)상에 블랭킷 방식으로 CVD PR(111)을 증착한다. 종래 기술에 따른 실리사이드 형성방법에서는 액상의 포토레지스트를 스핀 온(spin-on) 방식으로 반도체 기판에 도포하였으나 본 발명에 따른 CVD PR(111)은 메틸 시레인(methyl silane)이라는 소스가스를 이용하여 CVD 방식으로 도포한다. 즉, 화학식 1의 메틸 시레인 가스를 챔버내에 공급하고 RF 전원(radio frequency power,미도시)에 150℃, 13.56MHz의 전원을 인가하면 화학식 2와 같은 메틸시레인 중합체(polymerized methylsilane)가 형성되어 상기 반도체 기판(101)상에 CVD PR(111)이 증착된다.Referring to FIG. 6, a CVD PR 111 is deposited on a semiconductor substrate 101 on which a gate pattern is formed in a blanket manner. In the silicide formation method according to the prior art, a liquid photoresist is applied to a semiconductor substrate by spin-on, but the CVD PR 111 according to the present invention uses a source gas called methyl silane. Apply by CVD method. That is, when methyl silane gas of Chemical Formula 1 is supplied into a chamber and a power of 150 ° C. and 13.56 MHz is applied to RF power (radio frequency power, not shown), a methyl silane polymer such as Chemical Formula 2 is formed. CVD PR 111 is deposited on the semiconductor substrate 101.
도 7을 참조하면, 상기 CVD PR을 패터닝하여 마스크 패턴(111a)을 형성한다. CVD PR을 마스크(미도시)를 사용하여 실리사이드 블록막이 형성될 영역에 빛이 투과되도록 노광을 진행한 후 상기 CVD PR을 현상하여 마스크 패턴(111a)을 형성한다. 노광시에는 대기중에서 DUV 빛을 투광시키면, 메틸시레인 중합체 상태의 CVD PR이 화학식 3과 같이 메틸시레인 옥사이드 중합체(polymerized methylsilaneoxide)상태로 바뀌어진다.Referring to FIG. 7, the CVD PR is patterned to form a mask pattern 111a. The CVD PR is exposed using light through a mask (not shown) to transmit light to a region where a silicide block layer is to be formed, and then the CVD PR is developed to form a mask pattern 111a. Upon exposure to DUV light in the atmosphere, the CVD PR of the methylsilane polymer state is changed into a methylsilane oxide polymerized state as shown in Formula 3.
도 8을 참조하면, 상기 마스크 패턴을 어닐링하여 실리사이드 블록막(109)을 형성한다. 메틸시레인 옥사이드 중합체 상태의 마스크 패턴(도 7의 11a)을 어닐링(annealing)하면, 화학식 4와 같이 실리콘 옥사이드(SiO2) 상태의 실리사이드 블록막(109)이 형성된다. 상기 실리사이드 블록막(109) 형성을 위한 어닐링 온도는 425℃부터 475℃의 범위이고, 어닐링 시간은 50분부터 70분의 범위인 것이 바람직하다.Referring to FIG. 8, the silicide block layer 109 is formed by annealing the mask pattern. When the mask pattern (11a of FIG. 7) in the methyl silane oxide polymer state is annealed, a silicide block layer 109 in the silicon oxide (SiO 2 ) state is formed as shown in Formula 4. The annealing temperature for forming the silicide block layer 109 is in the range of 425 ° C to 475 ° C, and the annealing time is in the range of 50 minutes to 70 minutes.
이어서,도 9에서와 같이 게이트 패턴 및 실리사이드 블록막(109)이 형성된 반도체 기판(101) 전면에 금속을 증착한다. 상기 금속으로는 Co, Ti 및 Ni중 선택된 어느 하나를 사용하는 것이 바람직하다. 이어서 상기 금속을 어닐링하여 최종적으로 실리사이드(113)을 형성시킨다. 상기 실리사이드(113)는 실리콘 옥사이드 상태의 실리사이드 블록막(109) 아래의 반도체 기판에는 형성되지 않는다.Next, as shown in FIG. 9, a metal is deposited on the entire surface of the semiconductor substrate 101 on which the gate pattern and the silicide block layer 109 are formed. It is preferable to use any one selected from Co, Ti, and Ni as the metal. The metal is then annealed to finally form the silicide 113. The silicide 113 is not formed on the semiconductor substrate under the silicide block layer 109 in a silicon oxide state.
상술한 바와 같이 본 발명은, CVD 포토레지스트를 도포한 후 어닐링하는 단계를 거치므로 산화막 증착, 식각, 애싱 및 스트립 공정 필요없게 되어 공정을 단축시킬 수 있다.As described above, since the present invention undergoes the step of applying the CVD photoresist and then anneals, there is no need for oxide film deposition, etching, ashing, and stripping, thereby shortening the process.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |