KR20020057365A - Method of fabricating a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서 특히, 제 1 영역과 제 2 영역이 정의된 반도체기판상에 두꺼운 게이트절연막을 형성한 후 제 1 영역을 마스크층으로 덮은 다음 노출된 제 2 영역에 문턱전압 조절용 추가이온주입을 실시한 후 제 2 영역의 게이트절연막을 제거하고 다시 노출된 제 2 영역의 표면에 얇은 게이트절연막을 형성하여 추가마스킹 공정없이도 두꺼운 게이트절연막 제거시 소모되는 도판트양을 보충하여 제조원가 절감 및 소자특성을 향상시키도록 한 반도체장치의 서로 다른 두께를 갖는 듀알 게이트절연막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, after forming a thick gate insulating film on a semiconductor substrate having defined first and second regions, covering the first region with a mask layer and then thresholding the exposed second region. After the additional ion implantation for voltage regulation is performed, the gate insulating film of the second region is removed, and a thin gate insulating film is formed on the exposed second region to compensate for the dopant consumed when removing the thick gate insulating film without an additional masking process. And a method of forming a dual gate insulating film having different thicknesses of a semiconductor device to improve device characteristics.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로 다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.Recently, systems such as multimedia, which simultaneously display images, voices, and texts, are required to be miniaturized and lightweight while having various, complex, and improved functions. In order to meet the demand as described above, a technology of forming a single chip in which semiconductor circuits having different functions constituting a system are integrated and formed on the same chip has been developed.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.Single-chip semiconductor circuits have different functions, and a plurality of circuits operating in different power sources must be formed such that the original functions and performances are maintained on the same semiconductor substrate. That is, a configuration of transistors having different driving voltages is required on the same semiconductor substrate, and in order to implement this, the threshold voltages of the devices must be adjusted to be different from each other.
반도체소자의 입력/출력단자 부위와 실질적으로 로직(logic)이 동작하는 코아(core) 부위의 동작전압이 각기 다르게 요구되는 경우의 제품에 대하여 듀알 게이트산화막 형성공정으로 그 요구를 충족시키는데 본 발명에서는 상술한 공정을 단일공정으로 단순화하고 제조원가를 절감하는데 그 목적이 있다.In the present invention, a dual gate oxide film forming process satisfies the requirements for a product in which an input voltage of a semiconductor device and an operation voltage of a core portion where logic is substantially operated are required differently. The purpose is to simplify the above-described process into a single process and to reduce manufacturing costs.
종래 기술에서는 하나의 칩에서 서로 다른 동작전압을 요구하는 소자제작에 있어서 게이트산화막의 두께를 다르게하기 위하여 듀알 게이트산화막 프로세스(dual gate oxide process)를 채용한다. 즉, 종래 기술에서는 반도체기판에 대한 초기 산화공정 후 일측의 산화막을 제거하고 동시에 타측의 잔류한 산화막의 두께를 낮춘후, 다시 재산화공정으로 산화막을 양측에 모두 성장시켜 두께가 서로 다른 산화막을 하나의 칩에 형성한다.In the prior art, a dual gate oxide process is employed to change the thickness of the gate oxide film in fabricating a device requiring different operating voltages on one chip. That is, in the prior art, after the initial oxidation process for the semiconductor substrate, the oxide film on one side is removed, and at the same time, the thickness of the remaining oxide film on the other side is lowered, and the oxide film is grown on both sides by the reoxidation process to produce an oxide film having different thicknesses. On the chip.
그러나, 일측의 최초 산화막 제거시 문턱전압 등의 소자특성을 최적화하기 위한 일부 도판트가 함께 제거되어 고성능 특성을 구현하여야 할 소자의 성능을 열화시킨다.However, some dopants for optimizing device characteristics such as threshold voltages are removed together when the first oxide film is removed on the one side, thereby degrading the performance of the device to realize high performance characteristics.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 듀알 게이트산화막 형성 공정단면도이다.1A to 1D are cross-sectional views of a process of forming a dual gate oxide film of a semiconductor device according to the prior art.
도 1a를 참조하면, 소자활성영역과 소자격리영역이 필드산화막(11)에 의하여 정의되고, 두꺼운 게이트절연막이 형성되는 제 1 영역(R1)과 상대적으로 얇은 게이트절연막이 형성되는 제 2 영역(R2)이 정의된 반도체 기판인 실리콘 기판(10) 상부 표면에, 서로 다른 구동전압을 갖는 모스전계효과트렌지스터(MOSFET) 제조공정으로서, 채널스톱 및 문턱전압을 조절하기 위하여 이온주입을 실시한다.Referring to FIG. 1A, a device active region and a device isolation region are defined by a field oxide film 11, a first region R1 in which a thick gate insulating film is formed, and a second region R2 in which a relatively thin gate insulating film is formed. ) Is a manufacturing process of MOSFETs having different driving voltages on the upper surface of the silicon substrate 10, which is a defined semiconductor substrate, and ion implantation is performed to control channel stop and threshold voltage.
그리고, 제 1영역(R1)을 덮는 이온주입마스크(12)를 포토레지스트로 형성한 후, 기판의 전면에 문턱전압 조절용 추가 이온주입(I1)을 실시하여 제 2 영역(R2)의 상부 기판 표면부위에 도핑층(13)을 형성한다.After the ion implantation mask 12 covering the first region R1 is formed of a photoresist, additional ion implantation I1 for adjusting the threshold voltage is applied to the entire surface of the substrate to form the upper substrate surface of the second region R2. The doping layer 13 is formed in the site | part.
도 1b를 참조하면, 게이트절연막을 형성하기 위하여 제 1 절연막(14)을 노출된 기판(10) 표면을 열산화시켜 제 1 영역(R1)과 제 2 영역(R1)에 두껍게 형성한다. 후속공정에서, 제 1 영역(R1)에는 두꺼운 게이트절연막이 형성되고 제 2 영역에는 상대적으로 얇은 게이트절연막이 형성된다.Referring to FIG. 1B, in order to form a gate insulating layer, the first insulating layer 14 is thermally oxidized on the exposed substrate 10 to form a thick layer in the first region R1 and the second region R1. In a subsequent process, a thick gate insulating film is formed in the first region R1 and a relatively thin gate insulating film is formed in the second region.
도 1c를 참조하면, 제 1 절연막을 포함하는 제 1 영역(R1)을 덮는 마스크층(15)을 기판상에 형성한다. 이때, 마스크층(15)은 제 1 절연막(14)상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 2 영역(R2)의 제 1 절연막을 노출시키고 제 1 영역(R1)은 덮는 포토레지스트패턴(15)을 형성하여 제작한다.Referring to FIG. 1C, a mask layer 15 covering the first region R1 including the first insulating layer is formed on the substrate. At this time, the mask layer 15 is coated with a photoresist on the first insulating film 14, and then subjected to exposure and development to expose the first insulating film of the two regions (R2), the photo covering the first region (R1) The resist pattern 15 is formed and manufactured.
그리고, 노출된 제 2 영역(R2)의 제 1 절연막을 제거하여 기판(10) 표면을 노출시킨다. 이때, 제 2 영역의 제 1 절연막 제거는 습식식각 또는 건식식각 등으로 실시하며, 이러한 제거공정시 기판에 주입된 문턱전압 조절용 이온이 일부 제거되나 도 1a 단계에서 추가 이온주입으로 도판트양을 보충시켰으므로 소자특성을 보존한다.The surface of the substrate 10 is exposed by removing the exposed first insulating layer of the second region R2. At this time, the first insulating layer is removed by wet etching or dry etching in the second region, and during the removal process, some of the threshold voltage ions injected into the substrate are removed, but the dopant amount is supplemented by additional ion implantation in step 1a. Therefore, device characteristics are preserved.
그러나, 전기한 바와 같이, 추가이온주입에 대한 추가 이온주입마스크가 필요하므로 공정이 복잡하고 제조원가가 증가하게 된다.However, as described above, an additional ion implantation mask for additional ion implantation is required, which increases the complexity of the manufacturing process and increases the manufacturing cost.
따라서, 기판의 제 1 영역(R1)에는 두꺼운 제 1 절연막(140)이 잔류한다.Therefore, the thick first insulating layer 140 remains in the first region R1 of the substrate.
도 1d를 참조하면, 마스크층을 제거한 다음, 노출된 제 2 영역(R2)의 표면에 제 2 절연막(16)을 제 1 절연막(140) 보다 얇게 형성한다. 이때, 제 2 절연막(16)은Referring to FIG. 1D, after removing the mask layer, the second insulating layer 16 is formed thinner than the first insulating layer 140 on the exposed surface of the second region R2. At this time, the second insulating film 16
노출된 기판 표면을 열산화시켜 형성한다.It is formed by thermal oxidation of the exposed substrate surface.
상술한 바와 같이 종래의 기술에서는 서로 다른 구동전압을 갖는 모스형 소자를 위한 듀알 게이트산화막을 형성하기 위하여 각가의 소자의 문턱전압을 보장하기 위한 추가이온주입을 별도의 마스킹공정으로 제 1 영역을 덮고 실시하여야 하므로 제품 제조원가가 증가하고 공정이 복잡해지는 문제점이 있다.As described above, in order to form a dual gate oxide film for MOS-type devices having different driving voltages, additional ion implantation is required to cover the first region by a separate masking process to ensure the threshold voltage of each device. Since it must be carried out there is a problem that the product manufacturing cost increases and the process is complicated.
본 발명의 목적은 동일한 칩 내에 구동 전압이 서로 다른 소자를 형성하는데 있어서, 제 1 영역과 제 2 영역이 정의된 반도체기판상에 두꺼운 게이트절연막을 형성한 후 제 1 영역을 마스크층으로 덮은 다음 노출된 제 2 영역에 문턱전압 조절용 추가이온주입을 실시한 후 제 2 영역의 게이트절연막을 제거하고 다시 노출된 제 2 영역의 표면에 얇은 게이트절연막을 형성하여 추가마스킹 공정없이도 두꺼운 게이트절연막 제거시 소모되는 도판트양을 보충하여 제조원가 절감 및 소자특성을 향상시키도록 한 반도체장치의 서로 다른 두께를 갖는 듀알 게이트절연막 형성방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to form a device having different driving voltages on the same chip, forming a thick gate insulating film on a semiconductor substrate on which first and second regions are defined, and then covering the first region with a mask layer and then exposing the same. After removing the gate insulating film of the second region and forming a thin gate insulating film on the surface of the second exposed region after the additional ion implantation for adjusting the threshold voltage in the second region, the plate is consumed when the thick gate insulating film is removed without an additional masking process. The present invention provides a method of forming a dual gate insulating film having a different thickness of a semiconductor device to supplement manufacturing quantity and to reduce manufacturing cost and improve device characteristics.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 영역과 제 2 영역이 정의된 반도체 기판상에 제 1 두께의 제 1 게이트절연막을 형성하는 제 1 단계와, 상기 제 1 게이트절연막을 포함하는 상기 제 1 영역을 마스크층으로 덮는 제 2 단계와, 상기 마스크층으로 보호되지 않는 상기 제 2 영역의 상기 제 1 게이트절연막 하부의 상기 기판 표면에 문턱전압조절용 추가이온주입으로 이온매몰층을 형성하는 제 3 단계와, 상기 마스크층으로 보호되지 않는 상기 제 1 게이트절연막을 제거하여 상기 제 2 영역의 상기 기판 표면을 노출시키는 제 4 단계와, 상기 마스크층을 제거하는 제 5 단계와, 노출된 상기 제 2 영역의 상기 기판 상에 제 2 두께의 제 2 게이트절연막을 형성하는 제 6 단계을 포함하여 이루어진다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a first step of forming a first gate insulating film of a first thickness on a semiconductor substrate defined a first region and a second region, and the first gate A second step of covering the first region including the insulating layer with a mask layer, and implanting ions into the surface of the substrate under the first gate insulating layer in the second region not protected by the mask layer by implanting additional ions for adjusting the threshold voltage; A third step of forming a layer, a fourth step of exposing the surface of the substrate in the second region by removing the first gate insulating film not protected by the mask layer, and a fifth step of removing the mask layer; And forming a second gate insulating film of a second thickness on the exposed substrate of the second region.
바람직하게는, 상기 제 6 단계 이후, 상기 제 1 절연막과 제 2 절연막을 게이트산화막으로 이용하여 서로 다른 동작전압을 갖는 트랜지스터제조공정을 실시하는 단계를 더 포함하여 이루어지고, 상기 제 1 두께는 상기 제 2 두께보다 두껍게 형성하며, 상기 제 1 게이트절연막과 제 2 게이트절연막은 열산화방법으로 형성된 산화막으로 형성한다.Preferably, the method may further include, after the sixth step, performing a transistor manufacturing process having different operating voltages using the first insulating film and the second insulating film as a gate oxide film, wherein the first thickness is the above-mentioned. It is formed thicker than the second thickness, and the first gate insulating film and the second gate insulating film are formed of an oxide film formed by a thermal oxidation method.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 듀알 게이트산화막 형성 공정단면도1A to 1D are cross-sectional views of a process of forming a dual gate oxide film of a semiconductor device according to the related art.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 듀알 게이트산화막 형성공정 단면도2A to 2D are cross-sectional views of a dual gate oxide film forming process of a semiconductor device according to the present invention.
본 발명은 서로 다른 구동전압을 갖는 소자의 문턱전압을 확보하기 위한 추가이온주입을 별도의 이온주입마스크 형성공정 없이 두꺼운 게이트절연막이 형성되는 제 1 영역을 마스크로 덮고 문턱전압조절용 추가 이온주입 및 두꺼운 게이트절연막을패터닝하여 하나의 마스크로 제 1 게이트절연막 형성 및 추가이온주입을 동시에 달성한다. 따라서, 본 발명에서는 추가마스크 형성공정 단계를 생략하므로 제조원가 잘감 및 소자특성을 향상시켜 수율 증대를 도모할 수 있다.According to the present invention, additional ion implantation for securing threshold voltages of devices having different driving voltages covers a first region in which a thick gate insulating layer is formed without a separate ion implantation mask formation process with a mask, and additional ion implantation and thickening for threshold voltage regulation are performed. The gate insulating film is patterned to simultaneously form the first gate insulating film and implant additional ions with one mask. Therefore, in the present invention, since the additional mask forming process step is omitted, the manufacturing cost can be improved and the device characteristics can be improved to increase the yield.
즉, 본 발명에서는 로직 및 디램소자 제조공정시 하나의 칩에 서로 다른 두께를 갖는 게이트산화막을 구비하는 트랜지스터를 구현하기 위하여, 얇은 게이트산화막이 형성되는 기판 표면에 이온주입된 도판트의 일부가 두꺼운 게이트산화막 제거시 동시에 제거되는 문제점을 개선하기 위하여 마스크공정을 추가하는 종래 기술과 달리 두꺼운 게이트산화막 패터닝용 마스크를 추가이온주입 마스크로 이용하여 추가이온주입을 실시하는 방법으로 부족한 도판트양을 보충한다.That is, in the present invention, in order to implement a transistor having a gate oxide film having a different thickness on one chip in a logic and DRAM device manufacturing process, a portion of the dopant implanted on the surface of the substrate on which the thin gate oxide film is formed is thick. In order to improve the problem that the gate oxide film is removed at the same time to remove the problem, a thick gate oxide patterning mask is used as an additional ion implantation mask to compensate for the insufficient dopant amount.
또한, 본 발명에서는 추가이온주입을 기판 전표면에 형성된 두꺼운 게이트산화막이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시킨다.In addition, in the present invention, since additional ion implantation is performed in a state where a thick gate oxide film formed on the entire surface of the substrate is formed, damage to the substrate surface and additional control of the dopant Rp (range of projection) due to additional ion implantation are facilitated. It improves the channeling effect, and improves the characteristics of the later formed thin gate oxide film.
듀알 게이트산화막이 요구되는 경우를 예로 들면, 로직(logic)의 경우 입출력부위와 메인 코아(main core) 부위의 동작전압을 다르게 하여 설계되고 시스템 경우에서도 그와 같이 요구하는 경향이 커지고 있다. 이는 데이타의 입출력시 외부전압을 그대로 수용하여 로직을 동작시키고 메인 코아에서는 낮은 전압으로 동작시키려는 의도 때문이다. 따라서 이에 따른 게이트산화막의 항복전압(breakdown voltage)과 문턱전압(threshold voltage)의 문제가 제기되는데 이를 위하여 듀알 게이트산화막 형성공정을 사용한다.For example, a logic gate oxide film is required. In the case of logic, the operating voltages of the input / output part and the main core part are designed differently, and in the case of a system, the demand tends to increase. This is due to the intention to operate the logic by accepting the external voltage as it is while the data is input and output, and to operate at a low voltage in the main core. Accordingly, problems of breakdown voltage and threshold voltage of the gate oxide film are raised. For this, a dual gate oxide film forming process is used.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 듀알 게이트산화막 형성공정 단면도이다.2A to 2D are cross-sectional views of a process of forming a dual gate oxide film of a semiconductor device according to the present invention.
도 2a를 참조하면, 소자활성영역과 소자격리영역이 필드산화막(21)에 의하여 정의되고, 두꺼운 게이트절연막이 형성되는 제 1 영역(R3)과 상대적으로 얇은 게이트절연막이 형성되는 제 2 영역(R4)이 정의된 반도체 기판인 실리콘 기판(20) 상부 표면에, 서로 다른 구동전압을 갖는 모스전계효과트렌지스터(MOSFET) 제조공정으로서, 채널스톱 및 문턱전압을 조절하기 위하여 이온주입을 실시한다. 이때, 제 1 영역과 제 2 영역은 서로 다른 도전형의 웰을 형성할 수 있다.Referring to FIG. 2A, the device active region and the device isolation region are defined by the field oxide layer 21, the first region R3 in which the thick gate insulation layer is formed, and the second region R4 in which the relatively thin gate insulation layer is formed. ) Is a manufacturing process of MOSFETs having different driving voltages on the upper surface of the silicon substrate 20, which is a defined semiconductor substrate, and ion implantation is performed to control channel stop and threshold voltage. In this case, the first region and the second region may form wells of different conductivity types.
도 2b를 참조하면, 게이트절연막을 형성하기 위하여 제 1 절연막(22)을 노출된 기판(20) 표면을 열산화시켜 제 1 영역(R3)과 제 2 영역(R4)을 덮도록 두껍게 형성한다. 후속공정에서, 제 1 영역(R3)에는 두꺼운 게이트절연막이 형성되고 제 2 영역(R4)에는 상대적으로 얇은 게이트절연막이 형성된다.Referring to FIG. 2B, the first insulating layer 22 is thermally oxidized to expose the first region R3 and the second region R4 so as to form the gate insulating layer. In a subsequent process, a thick gate insulating film is formed in the first region R3 and a relatively thin gate insulating film is formed in the second region R4.
도 2c를 참조하면, 제 1영역(R3)을 덮는 마스크층(23)을 포토레지스트로 형성한 후, 기판의 전면에 문턱전압 조절용 추가 이온주입(I2)을 실시하여 제 2 영역(R4)의 제 1 절연막(22) 하부에 위치한 상부 기판 표면 부위에 도핑층(24)을 형성한다. 이때, 마스크층(23)은 제 1 절연막(22)상에 포토레지스트를 도포한 후, 노광 및 현상을 실시하여 제 2 영역(R4)의 제 1 절연막(22)을 노출시키고 제 1 영역(R3)은 덮는 포토레지스트패턴(23)을 형성하여 제작한다. 또한, 추가이온주입(I2)을 기판 전표면에 형성된 두꺼운 게이트산화막인 제 1 절연막(22)이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시킨다.Referring to FIG. 2C, after forming the mask layer 23 covering the first region R3 with photoresist, an additional ion implantation I2 for adjusting the threshold voltage is applied to the entire surface of the substrate to form the second region R4. The doped layer 24 is formed on a portion of the upper substrate surface positioned under the first insulating layer 22. In this case, the mask layer 23 is coated with a photoresist on the first insulating film 22, and then exposed and developed to expose the first insulating film 22 in the second region R4, and the first region R3. ) Is produced by forming a covering photoresist pattern 23. In addition, since additional ion implantation (I2) is performed in a state where the first insulating film 22, which is a thick gate oxide film formed on the entire surface of the substrate, is formed, damage to the substrate surface and additional range of projection (Rp) of the dopant are controlled by the additional ion implantation. It is easy to improve the channeling effect by the dopant, and to improve the characteristics of the later formed thin gate oxide film.
도 2d를 참조하면, 추가이온주입용으로 사용된 마스크층을 식각마스크로 이용하여 노출된 제 1 절연막을 습식식각 등으로 제거하여 제 2 영역(R4)의 기판(20) 표면을 노출시킨다. 이때, 제 2 영역(R4)의 제 1 절연막 제거는 습식식각 또는 건식식각 등으로 실시하며, 이러한 제거공정시 기판에 주입된 문턱전압 조절용 이온이 일부 제거되나 도 2c 단계에서 추가 이온주입으로 도핑층(24)을 형성하여 도판트양을 보충시켰으므로 소자특성을 개선한다.Referring to FIG. 2D, the surface of the substrate 20 of the second region R4 is exposed by removing the exposed first insulating layer by wet etching using a mask layer used for additional ion implantation as an etching mask. At this time, the first insulating layer is removed by wet etching or dry etching of the second region R4. During the removal process, some of the threshold voltage ions injected into the substrate are removed, but the doping layer is additionally implanted in step 2c. (24) was formed to supplement the dopant amount, thereby improving the device characteristics.
따라서, 기판의 제 1 영역(R3)에는 두꺼운 제 1 절연막(240)이 잔류한다.Therefore, the thick first insulating layer 240 remains in the first region R3 of the substrate.
그리고, 마스크층을 제거하여 잔류한 제 1 절연막(240)의 표면을 노출시킨다.Then, the mask layer is removed to expose the surface of the remaining first insulating film 240.
그 다음, 노출된 제 2 영역(R4)의 표면에 제 2 절연막(25)을 제 1 절연막(240) 보다 얇게 형성한다. 이때, 제 2 절연막(16)은 노출된 기판 표면을 열산화시켜 형성한다.Next, the second insulating layer 25 is formed thinner than the first insulating layer 240 on the exposed surface of the second region R4. In this case, the second insulating layer 16 is formed by thermally oxidizing the exposed substrate surface.
이후, 도시되지는 않았지만, 상이한 두께를 갖는 제 1 절연막(240)과 제 2 절연막(25)을 게이트산화막으로 이용하여 서로 다른 구동전압을 갖는 모스 트랜지스터를 제조한다.Subsequently, although not shown, MOS transistors having different driving voltages are manufactured using the first insulating film 240 and the second insulating film 25 having different thicknesses as gate oxide films.
따라서, 본 발명은 얇은 게이트산화막이 형성되는 기판 표면에 이온주입된 도판트의 일부가 두꺼운 게이트산화막 제거시 동시에 제거되는 문제점을 개선하기 위하여마스크공정을 추가하는 종래 기술과 달리 두꺼운 게이트산화막 패터닝용 마스크를 추가이온주입 마스크로 이용하여 추가이온주입을 실시하는 방법으로 부족한 도판트양을 보충하므로 공정이 단순화되고 제조원가가 감소하며, 추가이온주입을 기판 전표면에 형성된 두꺼운 게이트산화막이 형성된 상태에서 실시하므로 추가이온주입에 의한 기판 표면의 손상 및 도판트의 Rp(range of projection) 제어가 용이하여 도판트에 의한 채널링효과를 개선하며, 이후 형성되는 얇은 게이트산화막의 특성을 향상시키는 장점이 있다.Accordingly, the present invention provides a mask for patterning a thick gate oxide film unlike the prior art in which a mask process is added to improve a problem in which a part of a dopant implanted on a substrate surface on which a thin gate oxide film is formed is simultaneously removed when the thick gate oxide film is removed. Is used as a supplementary ion implantation mask to compensate for the insufficient dopant, thus simplifying the process and reducing the manufacturing cost, and adding additional ion implantation in the state where a thick gate oxide film is formed on the entire surface of the substrate. It is easy to control the surface of the substrate by ion implantation and control the range of projection (RP) of the dopant, thereby improving the channeling effect by the dopant, and improving the characteristics of the later formed thin gate oxide film.
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