KR20020056264A - Method for manufacturing isolation layer in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 소자분리막 제조방법에 관한 것으로, 보다 구체적으로는, 소자분리막 모서리를 라운딩 할 수 있는 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a device isolation film of a semiconductor device, and more particularly, to a manufacturing method that can round the corners of the device isolation film.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 개개의 회로 패턴들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.In general, semiconductor devices formed on silicon wafers include device isolation regions for electrically separating individual circuit patterns. In particular, as semiconductor devices have been highly integrated and miniaturized, research into not only the size of each individual device but also the device isolation region has been actively conducted. The reason for this is that the formation of the device isolation region is an initial step in all the manufacturing steps, and depends on the size of the active area and the process margin of the post-process step.
일반적으로 반도체 장치의 제조에 널리 이용되는 로코스 소자분리 방법은 공정이 간단하다는 이점이 있지만 256M DRAM급 이상의 고집적화되는 반도체 소자에 있어서는 소자 분리 영역의 폭이 감소함에 따라 버즈비크(Bird' Beak)에 의한 펀 치쓰루(Punch-Through)와 소자 분리막의 두께 감소로 인하여 그 한계점에 이르고 있다.In general, the Locos device isolation method widely used in the manufacture of semiconductor devices has the advantage of simple process, but in the case of highly integrated semiconductor devices of 256M DRAM level or more, the width of the device isolation region decreases in the bird's beak. Due to the punch-through and thickness reduction of the device isolation layer, the limit point is reached.
이에따라, 고집적화된 반도체 장치의 소자 분리에 적합한 기술로 트랜치를 이용한 소자 분리 방법, 예컨대 샬로우 트랜치 분리방법(Shallow Trench Isolation: 이하, STI)이 제안되었다.Accordingly, a device isolation method using a trench, such as a shallow trench isolation method (STI), has been proposed as a technique suitable for device isolation of highly integrated semiconductor devices.
먼저, 도 1a를 참조하면, 실리콘 기판(1)상에 버퍼 역할을 하는 패드 산화막(2)과 산화를 억제하는 실리콘 질화막(3)을 순차적으로 형성한다. 다음, 실리콘 질화막(3) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(4)을형성한다. 이때, 감광막 패턴(4)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.First, referring to FIG. 1A, a pad oxide film 2 serving as a buffer and a silicon nitride film 3 inhibiting oxidation are sequentially formed on the silicon substrate 1. Next, a photosensitive film pattern 4 for forming a device isolation region is formed on the silicon nitride film 3. In this case, the photoresist pattern 4 is formed using a deep ultra violet (DUV) light source having excellent resolution in order to form a thin device isolation layer.
그 다음 도 1b를 참조하면, 상기 감광막 패턴(4)을 마스크로 하여, 실리콘 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다.Next, referring to FIG. 1B, the shallow trench ST may be etched by the silicon nitride film 3, the pad oxide film 2, and the silicon substrate 1 by a predetermined depth using the photosensitive film pattern 4 as a mask. Form.
그 다음, 상기 감광막 패턴을 제거하고, 트랜치 식각시 유발되는 스트레스를 제거하기 위해 트랜치(ST)가 형성된 실리콘 기판(1)상에 희생산화막(도시되지않음) 형성 및 제거함으로써 식각 데미지를 완화하고, 이어서 사이드 월 산화(side wall oxidation)공정을 수행하여 트랜치내에 박막의 산화막(5)을 형성한다.Then, the etching damage is alleviated by removing and removing the photoresist pattern and forming and removing a sacrificial oxide film (not shown) on the silicon substrate 1 on which the trench ST is formed to remove stress caused during trench etching. Subsequently, a side wall oxidation process is performed to form a thin film oxide film 5 in the trench.
이어서, 상기 박막의 산화막(5)이 형성된 트랜치(ST)내를 매립하는 갭필옥사드막(6), 예컨대, 고밀도 플라즈마(이하, HDP) 산화막을 형성하고 상기 갭필옥사이드막(6)을 화학기계연마하여 실리콘 질화막(3)이 노출되도록 평탄화한 후, 상기 실리콘 질화막(3) 및 패드산화막(2)을 차례로 제거하여 반도체 소자의 소자분리막을 형성한다.Subsequently, a gap fill oxide film 6 filling the inside of the trench ST in which the thin film oxide film 5 is formed, for example, a high-density plasma (hereinafter referred to as HDP) oxide film is formed and the gap fill oxide film 6 is subjected to chemical mechanical polishing. After the silicon nitride film 3 is planarized to be exposed, the silicon nitride film 3 and the pad oxide film 2 are sequentially removed to form a device isolation film of a semiconductor device.
그러나, 종래 기술에 따른 반도체 소자의 소자분리막은 다음과 같은 문제점이 있다.However, the device isolation film of the semiconductor device according to the prior art has the following problems.
소자분리막을 구현하는 종래의 방법에서는 STI 식각을 수행한 다음, HDP 산화막을 매립하고 후속 열공정과 산화막 식각 공정을 거쳐 최종형태의 STI를 형성하게 되는데, STI 구조적 특성에 의해 전류(Id)와 전압(Vg)간에 험프(hump) 특성이나타날 개연성이 아주 크다.In the conventional method of implementing a device isolation film, after performing STI etching, the HDP oxide is buried, and a final STI is formed through a subsequent thermal process and an oxide etching process. The current (Id) and voltage are determined by the STI structural characteristics. Hump characteristics between (Vg) are very likely.
상기 험프 특성은 리프레쉬(refresh) 특성에 악영향을 미치는 것으로 알려져 있으며 이를 억제하기 위한 시도들이 현재에도 진행중이다. 그 일반적인 방법중에 한가지가 STI의 상부 모서리를 라운딩(rounding)하여 전계집중현상(Electric field crowding)을 줄여주는 것인데, 종래의 방법을 통해서는 험프 특성을 완전히 제어할 수 있을 정도의 라운딩이 형성되지 못하는 것이 현실이다.The hump characteristic is known to adversely affect the refresh (refresh) characteristics and attempts to suppress it are still ongoing. One common method is to round the top corners of the STI to reduce electric field crowding, which does not form enough rounding to fully control hump characteristics. Is the reality.
특히, STI에 채워진 HDP 산화막의 식각량이 과다하여 후속 게이트 산화시 STI의 상부 모서리가 노출이 심하게 되면 STI 상부 모서리의 면방향 차이에 의한 산화량 차이로 STI상부 모서리와 소자의 액티브영역 사이에 이중 경사(slope)가 발생한다.In particular, if the etching amount of the HDP oxide film filled in the STI becomes excessive and the upper edge of the STI is exposed during the subsequent gate oxidation, the difference in oxidation amount due to the surface direction difference of the upper edge of the STI causes a double slope between the upper edge of the STI and the active region of the device. (slope) occurs.
결과적으로 STI 상부 모서리가 뾰족해져 전계집중현상에 의한 험프(hump) 특성의 개연성이 커지게 되는 것이다.As a result, the top edge of the STI is sharpened to increase the probability of the hump characteristic caused by the field concentration phenomenon.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 상기 트랜치 상단을 종래의 방법과는 다른 공정을 통하여 라운딩함으로써, 트랜치 형성의 안정성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는 것이다.Accordingly, an object of the present invention for solving the above problems is to provide a device isolation film forming method of a semiconductor device that can ensure the stability of the trench formation by rounding the upper end of the trench through a process different from the conventional method. It is.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.1A and 1B are manufacturing process diagrams for explaining a device isolation film manufacturing method of a semiconductor device according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도.Figure 2a to 2d is a manufacturing process diagram for explaining a device isolation film manufacturing method of a semiconductor device according to the present invention.
도 3은 종래 기술 및 본 발명에 따른 소자분리막을 비교 설명하기 위한 TEM 사진.Figure 3 is a TEM photograph for comparing the device isolation film according to the prior art and the present invention.
도 4는 종래 기술 및 본 발명에 따른 소자분리막의 특성을 비교하기 위한 그래프.Figure 4 is a graph for comparing the characteristics of the device isolation film according to the prior art and the present invention.
* 도면의 주요 부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *
11 : 반도체 기판 12 : 패드 산화막11 semiconductor substrate 12 pad oxide film
13 : 실리콘 질화막 14 : 감광막 패턴13 silicon nitride film 14 photosensitive film pattern
15 : 박막의 산화막 16 : 갭필 옥사이드막15 oxide film of thin film 16 gap fill oxide film
100 : 질화막100: nitride film
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 제조방법은, 반도체 기판상에 패드산화막 및 실리콘 질화막을 차례로 증착하는 단계; 상기 실리콘 질화막 상부에 소자분리 예정영역을 한정하는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 실리콘 질화막, 패드산화막 및 소정의 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치내에 사이드 월(side wall)산화 공정을 통한 산화막을 형성하는 단계; 상기 산화막이 형성된 전체구조 상면에 소정의 질화막을 형성하는 단계; 상기 질화막 상부에 갭필 옥사이드막을 매립시키는 단계; 상기 실리콘 질화막의 소정부분이 노출될 때까지 상기 갭필 옥사이드막을 연마하는 단계; 및 상기 실리콘 질화막 및 패드 산화막을 제거하는 단계를 포함하여 구성하는 것을 특징으로 한다.Method of manufacturing a device isolation film of a semiconductor device according to the present invention for achieving the above object, the step of sequentially depositing a pad oxide film and a silicon nitride film on a semiconductor substrate; Forming a photoresist pattern on the silicon nitride layer to define a device isolation region; Forming a trench by etching the silicon nitride film, the pad oxide film, and a predetermined semiconductor substrate using the photoresist pattern as an etch barrier; Forming an oxide film through a side wall oxidation process in the trench; Forming a predetermined nitride film on an upper surface of the entire structure on which the oxide film is formed; Embedding a gapfill oxide film on the nitride film; Polishing the gap fill oxide film until a predetermined portion of the silicon nitride film is exposed; And removing the silicon nitride film and the pad oxide film.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 소자분리막 제조방법을 설명하기 위한 제조공정도이고, 상기 도 3은 본 발명의 소자분리막의 TEM 사진을 나타낸 것이고, 도 4는 본 발명의 실시예에 따른 데이타를 도시한 것이다.Figure 2a to 2d is a manufacturing process for explaining a device isolation film manufacturing method of a semiconductor device according to the present invention, Figure 3 shows a TEM picture of the device isolation film of the present invention, Figure 4 is an embodiment of the present invention The data according is shown.
먼저, 도 2a에 도시된 바와같이, 먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)상에 버퍼 역할을 하는 패드 산화막(12)과 산화를 억제하는 실리콘 질화막(13)을 순차적으로 형성한다. 다음, 실리콘 질화막(13) 상부에 소자 분리 예정 영역을 형성시키기 위한 감광막 패턴(14)을 형성한다. 이 때, 감광막 패턴(14)은 얇은 폭의 소자 분리막을 형성하기 위하여 해상도가 우수한 DUV(deep ultra violet)광원을 이용하여 형성한다.First, as shown in FIG. 2A, first, as shown in FIG. 2A, a pad oxide film 12 serving as a buffer and a silicon nitride film 13 inhibiting oxidation are sequentially formed on the semiconductor substrate 11. do. Next, a photosensitive film pattern 14 for forming a device isolation region is formed on the silicon nitride film 13. At this time, the photosensitive film pattern 14 is formed using a deep ultra violet (DUV) light source having excellent resolution in order to form a thin device isolation layer.
그 다음, 도 2b에 도시된 바와같이, 상기 감광막 패턴(14)을 식각장벽으로 하여, 실리콘 질화막(13), 패드 산화막(12) 및 반도체 기판(11)을 소정 깊이만큼 식각하여, 샬로우 트랜치(ST)를 형성한다. 이 때, 상기 트랜치(ST)는 바람직하게2000 ~ 4500Å의 깊이로 형성한다.Next, as illustrated in FIG. 2B, the silicon nitride film 13, the pad oxide film 12, and the semiconductor substrate 11 are etched by a predetermined depth using the photoresist pattern 14 as an etch barrier, and the shallow trenches are etched. (ST) is formed. At this time, the trench ST is preferably formed to a depth of 2000 ~ 4500Å.
그 다음, 상기 트랜치(ST) 식각시 유발되는 스트레스를 제거하고, 반도체 기판(11)을 보호하기 위해, 트랜치(ST)가 형성된 반도체 기판(11)상에 희생산화막(미도시) 형성 및 제거하고, 이어서 사이드 월 산화(side wall oxidation) 공정을 수행하여 박막의 산화막(15)을 형성한다.Next, in order to remove the stress caused during the etching of the trench ST and to protect the semiconductor substrate 11, a sacrificial oxide film (not shown) is formed and removed on the semiconductor substrate 11 on which the trench ST is formed. Subsequently, a side wall oxidation process is performed to form an oxide film 15 of a thin film.
이 때, 상기 박막의 산화막(15)은 후속 공정으로 형성되는 게이트 절연막(미도시)의 두께와 대등하게 형성하는 것이 바람직하다. 예를들면, 게이트 절연막의 두께가 60Å 인 경우, 박막의 산화막(15) 두께를 60Å으로 형성한다.At this time, the oxide film 15 of the thin film is preferably formed to be equal to the thickness of the gate insulating film (not shown) formed in a subsequent process. For example, when the thickness of the gate insulating film is 60 kW, the thickness of the oxide film 15 of the thin film is formed to 60 kPa.
그 다음, 도 2c에 도시된 바와같이, 상기 박막의 산화막(15)이 형성된 전체구조 상면에 소정의 질화막(100)을 형성한다. 이 때, 상기 질화막(100)은 질화막과 이후 형성될 소자분리막과의 식각량 차이에 의해 호(moat) 예컨대, 실리콘 액티브 영역과 소자분리막이 만나는 곳에 푹 파인 곳의 깊이를 줄이는 역할을 하게 된다.Next, as shown in FIG. 2C, a predetermined nitride film 100 is formed on the upper surface of the entire structure in which the oxide film 15 of the thin film is formed. In this case, the nitride film 100 serves to reduce the depth of the hole, for example, where the silicon active region and the device isolation film meet by the etching amount difference between the nitride film and the device isolation film to be formed later.
아울러, 후속 산화 공정시 산화막(15)의 확산 윈도우(window)를 줄여줌으로써 후속 게이트 산화에 의한 이중 경사도(slope)를 억제할 수 있다.In addition, by reducing the diffusion window of the oxide film 15 in the subsequent oxidation process, it is possible to suppress the double slope due to the subsequent gate oxidation.
그 다음, 도 2d에 도시된 바와같이, 상기 질화막(100)이 형성된 전체구조 상면에 상기 트랜치(ST)내를 매립하는 갭필옥사이드막(16), 예컨대, HDP 산화막을 형성한다. 그 다음, 상기 실리콘 질화막(13)이 노출될 때까지 화학기계연마(CMP) 공정을 수행하고, 이어서, 상기 실리콘 질화막(13) 및 패드 산화막(12)을 제거하여 반도체 소자의 소자분리막을 형성한다.Next, as shown in FIG. 2D, a gap fill oxide layer 16, for example, an HDP oxide layer, is formed on the upper surface of the entire structure in which the nitride layer 100 is formed. Then, a chemical mechanical polishing (CMP) process is performed until the silicon nitride film 13 is exposed, and then the silicon nitride film 13 and the pad oxide film 12 are removed to form a device isolation film of a semiconductor device. .
그 다음, 도 3은 기존의 소자분리막과 본 발명의 소자분리막을 비교하기 위한 TEM 사진을 도시한 것으로, 첨부 도면에 나타난 fl, md, r은 각각 소자분리막 손실(소자분리막이 실리콘의 액티브 영역보다 낮은 정도), 호(moat)의 깊이, 라운딩 반경(STI 상부 모서리의 둥글기 정도)를 나타내는 척도를 각각 나타낸다.Next, FIG. 3 shows a TEM photograph for comparing the conventional device isolation film with the device isolation film of the present invention. Fl, md, and r shown in the accompanying drawings indicate that the device isolation film loss is less than that of the active region of silicon. Low scale), depth of moat, and rounding radius (rounding of the top edge of the STI).
도시된 바와같이, 트랜치 모서리의 라운딩 정도가 기존 r = 85Å 에서 300Å으로 더 크게 데이타가 산출된 것을 알 수 있다.As shown, it can be seen that the rounding degree of the trench edge is larger than the existing r = 85 ms to 300 ms.
그 다음, 도 4는 본 발명의 질화막을 적용한 경우 종래의 소자분리막 형성시의 누설전류 및 리프레쉬(refresh) 특성을 비교한 데이타를 도시한 것이다. (a)에 도시된 바와같이 종래의 소자분리막을 형성했을 때의 누설전류 특성과 본 발명에 따른 소자분리막을 형성했을 때의 누설전류 특성을 비교했을 때 누설전류가 더 감소된 것을 알 수 있다.Next, FIG. 4 shows data comparing leakage current and refresh characteristics in forming a device isolation film in the case of applying the nitride film of the present invention. As shown in (a), it can be seen that the leakage current is further reduced when comparing the leakage current characteristics when the conventional device isolation film is formed with the leakage current characteristics when the device isolation film according to the present invention is formed.
또한, (b)에 도시된 바와같이, 종래의 소자분리막을 형성했을 때의 리프레쉬 특성과 본 발명에 따른 소자분리막을 형성했을 때의 리프레쉬 특성을 비교했을 때 더 향상된 것을 알 수 있다.In addition, as shown in (b), it can be seen that the comparison between the refresh characteristics when forming a conventional device isolation film and the refresh characteristics when forming a device isolation film according to the present invention is further improved.
상기한 바와같은 본 발명에 따른 반도체 소자의 소자분리막 제조방법은 다음과 같은 효과가 있다.The device isolation film manufacturing method of the semiconductor device according to the present invention as described above has the following effects.
상기 소자분리막 형성시 기존의 공정에서 질화막 증착 과정을 통해 험프(hump) 특성을 개선시킨다. 이에, 리프레쉬(refresh) 특성을 향상시킬 수 있다.In the formation of the device isolation layer, the hump property is improved through a nitride film deposition process in a conventional process. Thus, the refresh characteristics can be improved.
또한, 상기 소자분리막 상부 모서리를 라운딩(rounding)하여 전계집중현상(Electric field crowding)을 줄여줌으로써, 험프 특성을 개선시킬 수 있다.In addition, by rounding the upper edge of the device isolation layer to reduce electric field crowding, the hump characteristics may be improved.
아울러, 트랜치에 채워진 HDP 산화막의 식각량이 과다하여 상기 트랜치 상부 모서리와 소자의 액티브영역 사이에 이중 경사(slope)의 발생을 억제한다. 이에, 전계집중현상에 의한 험프 특성을 개선시킬 수 있다.In addition, the etching amount of the HDP oxide film filled in the trench is excessive, thereby suppressing the occurrence of a double slope between the upper edge of the trench and the active region of the device. Thus, it is possible to improve the hump characteristics caused by the field concentration phenomenon.
한편, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.In addition, it can change and implement variously in the range which does not deviate from the summary of this invention.
Claims (3)
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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ID=27688761
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| Country | Link |
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| KR (1) | KR20020056264A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871375B1 (en) * | 2002-12-26 | 2008-12-02 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
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- 2000-12-29 KR KR1020000085586A patent/KR20020056264A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871375B1 (en) * | 2002-12-26 | 2008-12-02 | 주식회사 하이닉스반도체 | Method for forming isolation layer of semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |