KR20020055229A - 망 접속 보드 이중화 장치 및 그 방법 - Google Patents
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Abstract
본 발명은 DSLAM(Digital Subscriber Line Access Multiplexer) 시스템에서의 망 접속 보드 이중화 장치 및 그 방법, 더욱 상세하게는 STM-1 인터페이스를 가진 망 접속 장치의 보드 이중화 및 선로 이중화를 구현해 줌으로써 망 접속 보드의 안정성을 향상시켜 주기 위한 망 접속 보드 이중화 장치 및 그 방법에 관한 것으로서, 본 발명에 의하면 망 접속 보드의 오류 발생시 서비스의 중단없이 보드의 교체 및 수리가 가능하도록 해줌으로써 이중화로 인한 시스템 운용상의 안정성을 향상시킬 뿐만 아니라, 액티브/스탠드바이 망 접속 보드를 독립적으로 운용 가능하도록 해줌으로써 전송 용량의 증가가 필요한 경우 두 보드 모두를 액티브로 지원토록 해주어 시스템 운용상의 효율성을 증대시켜 준다는 뛰어난 효과가 있다.
Description
본 발명은 DSLAM(Digital Subscriber Line Access Multiplexer) 시스템내 망 접속 보드 이중화 장치 및 그 방법에 관한 것으로, 더욱 상세하게는 STM-1(Synchronous Transfer Mode Level 1) 인터페이스(Interface)를 가진 망 접속 장치의 보드 이중화 및 선로 이중화를 구현해 줌으로써 망 접속 보드의 안정성을 향상시켜 주기 위한 망 접속 보드 이중화 장치 및 그 방법에 관한 것이다.
주지하다시피, 본 발명은 이중화를 지원하지 않는 망 정속 장치와 연결하여 시스템의 보드 이중화를 구성할 수 있으며, NAS(Network Administartion System) 장치 및 망 접속 장치(SMOT-4, SMOT-16) 등의 인터페이스 보드와의 이중화 구성이 가능하고, 이러한 장비의 이중화 회로에 적용될 수 있다.
최근 공급되는 광 전송 장치는 STM-1 프레임의 자동절체 신호 및 유지보수 신호 전송을 위한 K1(절체계의 제어어), K2(다중 섹션 상태의 전송) 필드의 정보를 통하여 1:1 비복귀성 단방향 또는 양방향 절체가 이루어 진다. 그러나, STM-1 프레임의 K1, K2 필드를 제어할 수 없을 경우, 이중화 방안은 운용자가 직접 보드를 수동으로 교체하거나 포트를 수동으로 연결하는 방법을 사용하였다.
따라서, 종래 망 접속 보드 이중화 방법으로는 핫 스탠드바이(Hot Standby)가 아닌 콜드 스타트(Cold Start), 웜 스타트(Warm Start)의 절체가 이루어짐으로써, 이중화 구현 및 보드 운용상의 비효율성을 증대시킬 뿐만 아니라 운용자가 직접 보드를 수동으로 교체할 경우 불편한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 망 접속 보드의 오류 발생시 서비스의 중단없이 보드의 교체 및 수리가 가능하도록 해주기 위한 망 접속 보드 이중화 장치 및 그 방법을 제공하는 데 있다.
또다른 목적으로는 액티브/스탠드바이 망 접속 보드를 독립적으로 운용 가능하도록 해줌으로써 전송 용량의 증가가 필요한 경우 두 보드 모두를 액티브로 지원토록 해주기 위한 망 접속 보드 이중화 장치 및 그 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 망 접속 보드 이중화 장치는, 광 스플리터로부터 광 신호를 수신받으면 이를 ATM 셀로 변환시켜 전송하는 한편, ATM 셀을 수신받으면 이를 광 신호로 변환시켜 상기 광 스플리터로 전송하는 제 1 광 전송 보드;
자신의 상태를 파악한 후 그 상태 신호를 전송함과 동시에 상기 제 1 광 전송보드와의 ATM 셀 송/수신 동작을 수행하다가, 절체 상황이 발생하면 스탠드바이 상태로 절체되는 액티브측 망 접속 보드;
상기 광 스플리터로부터 광 신호를 수신받으면 이를 ATM 셀로 변환시켜 전송하는 제 2 광 전송 보드;
자신의 상태를 파악한 후 그 상태 신호를 상기 액티브측 망 접속 보드로 전송함과 동시에 스탠드바이 동작을 수행하다가, 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체됨에 따라 그에 상응한 상태 신호를 수신받으면 액티브 상태로 절체되어 상기 제 2 광 전송보드와의 ATM 셀 송/수신 동작을 수행하는 스탠드바이측 망 접속 보드; 및
운용자 터미널로부터 이중화 강제 절체 신호를 수신받으면 이를 액티브/스탠드바이측 망 접속 보드로 각각 전송하여 강제 이중화시키는 제어보드로 구성된 것을 특징으로 한다.
또한, 본 발명 망 접속 보드 이중화 방법중 액티브측 망 접속 보드가 스탠드바이 상태로 전환되는 방법은, 액티브측 망 접속 보드내 제 1 EPLD가 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 스탠드바이측 망 접속 보드 및 제어보드로 전송하는 제 11 단계;
상기 제 1 EPLD가 자신의 속한 보드의 탈/실장 상태, 액티브/스탠드바이 상태, 정상/이상 상태, 및 독립/이중화 상태중 어느 한 개에서 절체 상태가 발생했는지의 여부를 판단하는 제 12 단계; 및
상기 제 12 단계에서 절체 상태가 발생하지 않으면 다시 상기 제 11 단계로 진행하는 한편, 절체 상태가 발생하면 상기 제 1 EPLD가 스탠드바이 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 스탠드바이 상태로 변경시킨 후, 제 1 전원 제어부의 전원 공급 상태를 스탠드바이 상태로 전환시키는 제 13 단계로 이루어진 것을 특징으로 한다.
한편, 본 발명 망 접속 보드 이중화 방법중 스탠드바이측 망 접속 보드가 액티브 상태로 전환되는 방법은, 스탠드바이측 망 접속 보드내 제 2 EPLD가 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 액티브측 망 접속 보드 및 제어보드로 전송하는 제 21 단계;
상기 제 2 EPLD가 상기 액티브측 망 접속 보드로부터 액티브측 망 접속 보드의 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 수신받는 제 22 단계;
상기 제 2 EPLD가 상기 액티브측 망 접속 보드로부터 수신받은 각종 상태신호를 판독하여, 상기 액티브측 망 접속 보드의 스탠드바이 절체 상황을 판단하는 제 23 단계; 및
상기 제 23 단계에서 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체되지 않으면 다시 상기 제 21 단계로 진행하는 한편, 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체되면, 상기 제 2 EPLD가 액티브 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 액티브 상태로 변경시킨 후, 제 2 전원 제어부의 전원 공급 상태를 액티브 상태로 전환시키는 제 24 단계로 이루어진 것을 특징으로 한다.
도 1은 본 발명의 일 실시예에 따른 망 접속 보드 이중화 장치의 구성을 나타낸 기능 블록도,
도 2는 도 1에 따른 망 접속 보드 이중화 장치에서 액티브/스탠드바이측 망 접속 보드간의 이중화를 위한 신호 접속도,
도 3은 도 1에 따른 망 접속 보드 이중화 장치에서 제 1 전원 제어부의 구성을 나타낸 회로도,
도 4는 도 1에 따른 망 접속 보드 이중화 장치에서 제 2 전원 제어부의 구성을 나타낸 회로도,
도 5는 도 1에 따른 망 접속 보드 이중화 장치에서 제 1, 2 EPLD내 이중화 상태 레지스터의 모습을 나타낸 도면,
도 6은 도 1에 따른 망 접속 보드 이중화 장치에서 제 1, 2 EPLD내 이중화 명령 레지스터의 모습을 나타낸 도면,
도 7은 본 발명의 일 실시예에 따른 망 접속 보드 이중화 방법중 액티브측 망 접속 보드가 스탠드바이 상태로 절체되는 과정을 나타낸 동작플로우챠트,
도 8은 본 발명의 일 실시예에 따른 망 접속 보드 이중화 방법중 스탠드바이측 망 접속 보드가 액티브 상태로 절체되는 과정을 나타낸 동작플로우챠트이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 광 전송 보드 200 : 액티브측 망 접속 보드
210 : 제 1 UNI부 220 : 제 1 UPC부
230 : 제 1 셀 버스 인터페이스부 240 : 제 1 CPU
250 : 제 1 EPLD 260 : 제 1 전원 제어부
261 : 제 1 인버터 262 : 제 1 FET
263 : 제 2 인버터 264 : 제 2 FET
300 : 제 2 광 전송 보드 400 : 스탠드바이측 망 접속 보드
410 : 제 2 UNI부 420 : 제 2 UPC부
430 : 제 2 셀 버스 인터페이스부 440 : 제 2 CPU
450 : 제 2 EPLD 460 : 제 2 전원 제어부
461 : 제 3 인버터 462 : 제 3 FET
463 : 제 4 인버터 464 : 제 4 FET
500 : 제어보드
이하, 본 발명의 일 실시예에 의한 망 접속 보드 이중화 장치 및 그 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 의한 망 접속 보드 이중화 장치의 기능블록도로서, 본 발명의 일 실시예에 의한 망 접속 보드 이중화 장치는 제 1 광 전송 보드(100), 액티브(Active)측 망 접속 보드(200), 제 2 광 전송 보드(300), 스탠드바이(Standby)측 망 접속 보드(400), 및 제어보드(500)로 구성되어 있다.
상기 제 1 광 전송 보드(100)는 송/수신측 광 모듈로 구현되며, 광 스플리터(Splitter)(1)로부터 광 신호를 수신받으면 이를 ATM(Asynchronous Transfer Mode; 이하 "ATM"이라 칭함.) 셀(Cell)로 변환시켜 상기 액티브측 망 접속 보드(200)로 전송하는 한편, 상기 액티브측 망 접속 보드(200)로부터 ATM 셀을 수신받으면 이를 광 신호로 변환시켜 상기 광 스플리터(1)로 전송하는 역할을 한다.
한편, 상기 액티브측 망 접속 보드(200)는 자신의 상태를 파악한 후 그 상태 신호를 상기 스탠드바이측 망 접속 보드(400) 및 제어보드(500)로 전송함과 동시에 액티브 동작인 상기 제 1 광 전송보드와의 ATM 셀 송/수신 동작을 수행하다가, 절체 상황이 발생하면 스탠드바이 상태로 절체되어 대기하는 역할을 하며, 제 1 UNI(User Network Interface; 이하 "UNI"라 칭함.)부(210), 제 1 UPC(Usage Parameter Control; 이하 "UPC"라 칭함.)부(220), 제 1 셀 버스인터페이스부(230), 제 1 CPU(Central Process Unit; 이하 "CPU"라 칭함.)(240), 제 1 EPLD(Erasable Programmable Logic Device; 이하 "EPLD"라 칭함.)(250), 및 제 1 전원 제어부(260)로 구성되어 있다.
이 때, 상기 액티브측 망 접속 보드(200)내에 장착된 상기 제 1 UNI부(210)는 상기 제 1 광 전송 보드(100)와의 ATM 셀 송/수신동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 ATM 셀 수신동작만을 수행하는 역할을 한다.
또한, 상기 액티브측 망 접속 보드(200)내에 장착된 제 1 UPC부(220)는 ATM 셀의 트래픽에 따른 셀 처리 동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 대기 상태로 천이되는 역할을 한다.
한편, 상기 액티브측 망 접속 보드(200)내에 장착된 제 1 셀 버스 인터페이스부(230)는 상기 제 1 UPC부(220) 및 셀 버스 사이에서 ATM 셀 인터페이스 동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 대기 상태로 천이되는 역할을 한다.
또한, 상기 액티브측 망 접속 보드(200)내에 장착된 제 1 CPU(240)는 상기 제 1 UNI부(210), 제 1 UPC부(220), 및 제 1 셀 버스 인터페이스부(230)의 각 제어 기능을 수행하는 역할을 한다.
한편, 상기 액티브측 망 접속 보드(200)내에 장착된 제 1 EPLD(250)는 자신이 속한 보드의 상태를 점검한 후 이에 상응한 탈/실장 상태신호(RMV), 액티브/스탠드바이 상태신호(A/S), 정상/이상 상태신호(FAIL), 및 독립/이중화 상태신호(IR)를 상기 스탠드바이측 망 접속 보드(400) 및 제어보드(500)로 전송하다가, 자신이 속한 보드에 이상이 발생함에 따라 절체 상황이 발생하면 스탠드바이 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 변경시킨 후, 스탠드바이 상태에 적합한 송/수신 전원 제어신호를 상기 제 1 전원 제어부(260)로 전송하는 역할을 한다.
이 때, 상술한 제 1 EPLD(250)내 이중화 상태 레지스터는 도 5에 도시된 바와 같이 총 8비트[0...8]로 이루어지며, 이는 상기 액티브측 망 접속 보드(200)의 이중화/독립 상태를 나타내는 비트[0], 상기 액티브측 망 접속 보드(200)가 액티브 상태인지 아니면 스탠드바이 상태인지를 나타내는 비트[1], 상기 제 1 셀 버스 인터페이스부(230)의 아비터(ARBITER) 상태를 나타내는 비트[2], 슬롯(Slot) ID(Identification Codes)를 나타내는 비트[3], 상기 제 1 셀 버스 인터페이스부(230)의 ID를 나타내는 비트[4], 광 신호의 상태를 나타내는 비트[5], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[7]로 구성되어 있다. 여기서, 상기 이중화 상태 레지스터내 비트[0]의 상태가 "1"이면 상기 액티브측 망 접속 보드(200)의 상태가 이중화 모드임을 나타내는 것인데 반해 비트[0]의 상태가 "0"이면 상기 액티브측 망 접속 보드(200)의 상태가 독립 모드임을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[1]의 상태가 "1"이면 상기 액티브측 망 접속 보드(200)의 상태가 액티브 상태임을 나타내는 것인데 반해 비트[1]의 상태가 "0"이면 상기 액티브측 망 접속 보드(200)의 상태가 스탠드바이상태임을 나타내는 것이다. 그리고, 상기 이중화 상태 레지스터내 비트[2]의 상태가 "1"이면 상기 제 1 셀 버스 인터페이스부(230)의 아비터 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[2]의 상태가 "0"이면 상기 제 1 셀 버스 인터페이스부(230)의 아비터 상태가 디스에이블 상태임을 나타내는 것이다. 한편, 상기 이중화 상태 레지스터내 비트[3]의 상태가 "1"이면 상기 액티브측 망 접속 보드(200)의 슬롯 ID가 #19를 나타내는 것인데 반해 비트[3]의 상태가 "0"이면 상기 액티브측 망 접속 보드(200)의 슬롯 ID가 #18을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[4]의 상태가 "1"이면 상기 제 1 셀 버스 인터페이스부(230)의 ID가 #3을 나타내는 것인데 반해 비트[4]의 상태가 "0"이면 상기 제 1 셀 버스 인터페이스부(230)의 ID가 #2를 나타내는 것이다. 그리고, 상기 이중화 상태 레지스터내 비트[5]의 상태가 "1"이면 광 신호의 상태가 정상임을 나타내는 것인데 반해 비트[5]의 상태가 "0"이면 광 신호의 상태가 비정상임을 나타내는 것이다. 한편, 상기 이중화 상태 레지스터내 비트[6]의 상태가 "1"이면 하드웨어적인 절체에 대한 가능 상태가 인에이블(Enable) 상태임을 나타내는 것인데 반해 비트[6]의 상태가 "0"이면 하드웨어적인 절체에 대한 가능 상태가 디스에이블(Disable) 상태임을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[7]의 상태가 "1"이면 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태를 인에이블 상태임을 나타내는 것인데 반해 비트[7]의 상태가 "0"이면 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태를 디스에이블 상태임을 나타내는 것이다.
한편, 상술한 제 1 EPLD(250)내 이중화 명령 레지스터는 도 6에 도시된 바와 같이 총 8비트[0...8]로 이루어지며, 이는 예비 비트인 비트[0, 1, 2], 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[3], 소프트웨어 강제 절체에 대한 가능 상태를 나타내는 비트[5:4], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 액티브측 망 접속 보드(200)의 독립모드 상태를 나타내는 비트[7]로 구성되어 있다. 여기서, 상기 이중화 명령 레지스터내 비트[3]의 상태가 "1"이면 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[3]의 상태가 "0"이면 상기 제 1 UNI부(210)의 장애 신호에 대한 절체 가능 상태가 디스에이블 상태임을 나타내는 것이다. 또한, 상기 이중화 명령 레지스터내 비트[5:4]의 상태가 "10"이면 스탠드바이에서 액티브 상태로 강제 절체됨을 나타내는 것인데 반해 비트[5:4]의 상태가 "01"이면 액티브에서 스탠드바이 상태로 강제 절체됨을 나타내는 것이다. 한편, 상기 이중화 명령 레지스터내 비트[6]의 상태가 "1"이면 상기 액티브측 망 접속 보드(200)의 하드웨어적인 절체에 대한 가능 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[6]의 상태가 "0"이면 상기 액티브측 망 접속 보드(200)의 하드웨어적인 절체에 대한 가능 상태가 디스에이블 상태임을 나타내는 것이다. 또한, 상기 이중화 명령 레지스터내 비트[7]의 상태가 "1"이면 상기 액티브측 망 접속 보드(200)의 독립모드 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[7]의 상태가 "0"이면 상기 액티브측 망 접속 보드(200)의 독립모드 상태가 디스에이블 상태임을 나타내는 것이다.
한편, 상기 액티브측 망 접속 보드(200)내에 장착된 제 1 전원 제어부(260)는 상기 제 1 광 전송 보드(100)의 송/수신측으로 전원을 공급하다가 상기 제 1 EPLD(250)로부터 스탠드바이 상태의 송/수신 전원 제어신호를 수신받으면 상기 제 1 광 전송 보드의 수신측으로만 전원을 공급하는 역할을 하며, 도 3에 도시된 바와 같이 제 1 인버터(Inverter)(261), 제 1 FET(Field Effect Transistor)(262), 제 2 인버터(263), 및 제 2 FET(264)로 구성되어 있다.
이 때, 상기 제 1 전원 제어부(260)내에 장착된 제 1 인버터(261)는 상기 제 1 EPLD(250)로부터 하이(High) 또는 로우(Low)인 송신 전원 제어신호를 수신받으면 이를 인버팅시켜 상기 제 1 FET(262)로 전송하는 역할을 한다.
또한, 상기 제 1 전원 제어부(260)내에 장착된 제 1 FET(262)는 상기 제 1 인버터(261)의 출력신호가 하이이면 송신 전원이 제 1 광 전송 보드(100)의 송신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 1 인버터(261)의 출력신호가 로우이면 송신 전원을 상기 제 1 광 전송 보드(100)의 송신측으로 인가시키는 역할을 한다.
한편, 상기 제 1 전원 제어부(260)내에 장착된 제 2 인버터(263)는 상기 제 1 EPLD(250)로부터 하이 또는 로우인 송신 전원 제어신호를 수신받으면 이를 인버팅시켜 상기 제 2 FET(264)로 전송하는 역할을 한다.
또한, 상기 제 1 전원 제어부(260)내에 장착된 제 2 FET(264)는 상기 제 2 인버터(263)의 출력신호가 하이이면 수신 전원이 상기 제 1 광 전송 보드(100)의 수신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 2 인버터(263)의 출력신호가 로우이면 수신 전원을 상기 제 1 광 전송 보드(100)의 수신측으로 인가시키는 역할을 한다.
한편, 상기 제 2 광 전송 보드(300)는 상기 광 스플리터(1)로부터 광 신호를 수신받으면 이를 ATM 셀로 변환시켜 상기 스탠드바이측 망 접속 보드(400)로 전송하다가, 상기 스탠드바이측 망 접속 보드(400)가 액티브 상태로 전환됨에 따라 상기 스탠드바이측 망 접속 보드(400)로부터 ATM 셀을 수신받으면 이를 광 신호로 변환시켜 상기 광 스플리터(1)로 전송하는 역할을 한다.
또한, 상기 스탠드바이측 망 접속 보드(400)는 자신의 상태를 파악한 후 그 상태 신호를 상기 액티브측 망 접속 보드(200) 및 상기 제어보드(500)로 전송함과 동시에 스탠드바이 동작을 수행하다가, 상기 액티브측 망 접속 보드(200)가 스탠드바이 상태로 절체됨에 따라 그에 상응한 상태 신호를 수신받으면 액티브 상태로 절체되어 상기 제 2 광 전송보드(300)와의 ATM 셀 송/수신 동작을 수행하는 역할을 하며, 제 2 UNI부(410), 제 2 UPC부(420), 제 2 셀 버스 인터페이스부(430), 제 2 CPU(440), 제 2 EPLD(450), 및 제 2 전원 제어부(460)로 구성되어 있다.
이 때, 상기 스탠드바이측 망 접속 보드(400)내에 장착된 제 2 UNI부(410)는 스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 상기 제 2 광 전송 보드(300)와의 ATM 셀 송/수신 동작을 수행하는 역할을 한다.
또한, 상기 스탠드바이측 망 접속 보드(400)내에 장착된 제 2 UPC부(420)는 스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 ATM 셀의 트래픽에 따른 셀 처리 동작을 수행하는 역할을 한다.
한편, 상기 스탠드바이측 망 접속 보드(400)내에 장착된 제 2 셀 버스 인터페이스부(430)는 스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 상기 제 2 UPC(420)부 및 셀 버스 사이에서 ATM 셀 인터페이스 동작을 수행하는 역할을 한다.
또한, 상기 스탠드바이측 망 접속 보드(400)내에 장착된 제 2 CPU(440)는 상기 제 2 UNI(410), 제 2 UPC(420), 및 제 2 셀 버스 인터페이스부(430)의 각 제어 동작을 수행하는 역할을 한다.
한편, 상기 스탠드바이측 망 접속 보드(400)내에 장착된 제 2 EPLD(450)는 자신이 속한 보드의 상태를 점검한 후 이에 상응한 탈/실장 상태신호(RMV), 액티브/스탠드바이 상태신호(A/S), 정상/이상 상태신호(FAIL), 및 독립/이중화 상태신호(IR)를 상기 액티브측 망 접속 보드(200) 및 제어보드(500)로 전송하다가, 자신이 속한 보드에 이상이 발생함에 따라 절체 상황이 발생하면 액티브 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 변경시킨 후, 액티브 상태에 적합한 송/수신 전원 제어신호를 상기 제 2 전원 제어부(460)로 전송하는 역할을 한다.
이 때, 상술한 제 2 EPLD(450)내 이중화 상태 레지스터는 도 5에 도시된 바와 같이 총 8비트[0...8]로 이루어지며, 이는 상기 스탠드바이측 망 접속 보드(400)의 이중화/독립 상태를 나타내는 비트[0], 상기 스탠드바이측 망 접속 보드(200)가 액티브 상태인지 아니면 스탠드바이 상태인지를 나타내는 비트[1], 상기 제 2 셀 버스 인터페이스부(430)의 아비터 상태를 나타내는 비트[2], 슬롯 ID를 나타내는 비트[3], 상기 제 2 셀 버스 인터페이스부(430)의 ID를 나타내는 비트[4], 광 신호의 상태를 나타내는 비트[5], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[7]로 구성되어 있다. 여기서, 상기 이중화 상태 레지스터내 비트[0]의 상태가 "1"이면 상기 스탠드바이측 망 접속 보드(400)의 상태가 이중화 모드임을 나타내는 것인데 반해 비트[0]의 상태가 "0"이면 상기 스탠드바이측 망 접속 보드(400)의 상태가 독립 모드임을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[1]의 상태가 "1"이면 상기 스탠드바이측 망 접속 보드(400)의 상태가 액티브 상태임을 나타내는 것인데 반해 비트[1]의 상태가 "0"이면 상기 스탠드바이측 망 접속 보드(400)의 상태가 스탠드바이 상태임을 나타내는 것이다. 그리고, 상기 이중화 상태 레지스터내 비트[2]의 상태가 "1"이면 상기 제 2 셀 버스 인터페이스부(430)의 아비터 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[2]의 상태가 "0"이면 상기 제 2 셀 버스 인터페이스부(430)의 아비터 상태가 디스에이블 상태임을 나타내는 것이다. 한편, 상기 이중화 상태 레지스터내 비트[3]의 상태가 "1"이면 상기 스탠드바이측 망 접속 보드(400)의 슬롯 ID가 #19를 나타내는 것인데 반해 비트[3]의 상태가 "0"이면 상기 스탠드바이측 망 접속 보드(400)의 슬롯 ID가 #18을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[4]의 상태가 "1"이면 상기 제 2 셀 버스 인터페이스부(430)의 ID가 #3을 나타내는 것인데 반해 비트[4]의 상태가 "0"이면 상기 제 2 셀 버스 인터페이스부(430)의 ID가 #2를 나타내는 것이다. 그리고, 상기 이중화 상태 레지스터내 비트[5]의 상태가 "1"이면 광 신호의 상태가 정상임을 나타내는 것인데 반해 비트[5]의 상태가 "0"이면 광 신호의 상태가 비정상임을 나타내는 것이다. 한편, 상기 이중화 상태 레지스터내 비트[6]의 상태가 "1"이면 하드웨어적인 절체에 대한 가능 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[6]의 상태가 "0"이면 하드웨어적인 절체에 대한 가능 상태가 디스에이블 상태임을 나타내는 것이다. 또한, 상기 이중화 상태 레지스터내 비트[7]의 상태가 "1"이면 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태를 인에이블 상태임을 나타내는 것인데 반해 비트[7]의 상태가 "0"이면 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태를 디스에이블 상태임을 나타내는 것이다.
한편, 상술한 제 2 EPLD(450)내 이중화 명령 레지스터는 도 6에 도시된 바와 같이 총 8비트[0...8]로 이루어지며, 이는 예비 비트인 비트[0, 1, 2], 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[3], 소프트웨어 강제 절체에 대한 가능 상태를 나타내는 비트[5:4], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 스탠드바이측 망 접속 보드(400)의 독립모드 상태를 나타내는 비트[7]로 구성되어 있다. 여기서, 상기 이중화 명령 레지스터내 비트[3]의 상태가 "1"이면 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[3]의 상태가 "0"이면 상기 제 2 UNI부(410)의 장애 신호에 대한 절체 가능 상태가 디스에이블 상태임을 나타내는 것이다. 또한, 상기 이중화 명령 레지스터내 비트[5:4]의 상태가 "10"이면 스탠드바이에서 액티브 상태로 강제 절체됨을 나타내는 것인데 반해 비트[5:4]의상태가 "01"이면 액티브에서 스탠드바이 상태로 강제 절체됨을 나타내는 것이다. 한편, 상기 이중화 명령 레지스터내 비트[6]의 상태가 "1"이면 상기 스탠드바이측 망 접속 보드(400)의 하드웨어적인 절체에 대한 가능 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[6]의 상태가 "0"이면 상기 스탠드바이측 망 접속 보드(400)의 하드웨어적인 절체에 대한 가능 상태가 디스에이블 상태임을 나타내는 것이다. 또한, 상기 이중화 명령 레지스터내 비트[7]의 상태가 "1"이면 상기 스탠드바이측 망 접속 보드(400)의 독립모드 상태가 인에이블 상태임을 나타내는 것인데 반해 비트[7]의 상태가 "0"이면 상기 스탠드바이측 망 접속 보드(400)의 독립모드 상태가 디스에이블 상태임을 나타내는 것이다.
한편, 상기 제 2 전원 제어부(460)는 상기 제 2 광 전송 보드(300)의 수신측만으로 전원을 공급하다가 상기 제 2 EPLD(450)로부터 액티브 상태의 송/수신 전원 제어신호를 수신받으면 상기 제 2 광 전송 보드(300)의 송/수신측으로 모두 전원을 공급하는 역할을 하며, 도 4에 도시된 바와 같이 제 3 인버터(461), 제 3 FET(462), 제 4 인버터(463), 및 제 4 FET(464)로 구성되어 있다.
이 때, 상기 제 2 전원 제어부(460)내에 장착된 제 3 인버터(461)는 상기 제 2 EPLD(450)로부터 하이 또는 로우인 송신 전원 제어신호를 수신받으면 이를 인버팅시켜 상기 제 3 FET(462)로 전송하는 역할을 한다.
또한, 상기 제 2 전원 제어부(460)내에 장착된 제 3 FET(462)는 상기 제 3 인버터(461)의 출력신호가 하이이면 송신 전원이 제 2 광 전송 보드(300)의 송신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 3 인버터(461)의 출력신호가 로우이면 송신 전원을 상기 제 2 광 전송 보드(300)의 송신측으로 인가시키는 역할을 한다.
한편, 상기 제 2 전원 제어부(460)내에 장착된 제 4 인버터(463)는 상기 제 2 EPLD(450)로부터 하이 또는 로우인 송신 전원 제어신호를 수신받으면 이를 인버팅시켜 상기 제 4 FET(464)로 전송하는 역할을 한다.
또한, 상기 제 2 전원 제어부(460)내에 장착된 제 4 FET(464)는 상기 제 4 인버터(463)의 출력신호가 하이이면 수신 전원이 제 2 광 전송 보드(300)의 수신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 4 인버터(463)의 출력신호가 로우이면 수신 전원을 상기 제 2 광 전송 보드(300)의 수신측으로 인가시키는 역할을 한다.
한편, 상기 제어보드(500)는 운용자 터미널(2)로부터 이중화 강제 절체 신호, 즉 독립 모드 강제 절체신호, 액티브/스탠드바이 강제 절체신호 등을 입력받으면 이를 상기 액티브측 망 접속 보드(200) 및 스탠드바이측 망 접속 보드(400)로 각각 전송하여 상기 액티브/스탠드바이측 망 접속 보드의 상태를 강제로 전환시키는 역할을 한다.
그러면, 상기와 같은 구성을 가지는 망 접속 보드 이중화 장치를 이용한 본 발명의 일 실시예에 의한 망 접속 보드 이중화 방법에 대해 설명하기로 한다.
먼저, 하기에서는 본 발명의 일 실시예에 따른 망 접속 보드 이중화 방법중액티브측 망 접속 보드가 스탠드바이 상태로 절체되는 과정에 대해 도 7을 참조하여 설명하기로 한다.
최초로, 상기 액티브측 망 접속 보드(200)내 제 1 EPLD(250)는 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호(RMV), 액티브/스탠드바이 상태신호(A/S), 정상/이상 상태신호(FAIL), 및 독립/이중화 상태신호(IR)를 도 2에 도시한 바와 같이, 상기 스탠드바이측 망 접속 보드(400) 및 제어보드(400)로 전송한다(S11). 여기서, 상기 제 1 EPLD(250)가 점검하는 상태가 곧 절체 조건이 되며, 그 절체 조건으로는 CPU 장애, 광신호의 오류, 보드 리셋 및 탈장, 소프트웨어 강제 절체 등이다. 이 때, 상기 제 1 EPLD(250)는 광신호의 오류에 대한 정보를 상기 제 1 UNI부(210)를 통해 수신받게 되는데, 상기 제 1 UNI부(210)는 상기 제 1 광 전송 보드(100)로부터 수신받은 광신호의 AIS(Alarm Indication Signal), LOS(Loss Of Signal), LOP(Loss Of Pointer), LOF(Loss Of Frame), LCD(Loss of Cell Delineation) 오류를 체크(Check)한 후 그 결과값을 상기 제 1 EPLD(250)로 전송한다. 또한, 상술한 독립 모드 및 소프트웨어 강제 절체는 운용자의 명령어에 의한 절체로써, 상기 제어보드(500)로부터 수신받게 된다.
그런후, 상기 제 1 EPLD(250)는 자신의 속한 보드의 탈/실장 상태(RMV), 액티브/스탠드바이 상태(A/S), 정상/이상 상태(FAIL), 및 독립/이중화 상태(IR)중 어느 한 개에서 절체 상태가 발생했는지의 여부를 판단한다(S12).
이 때, 상기 제 12 단계(S12)에서 절체 상태가 발생하지 않으면(NO) 상기 제 1 EPLD(250)는 다시 상기 제 11 단계(S11)로 진행하는 한편, 절체 상태가발생하면(YES), 스탠드바이 상태로 절체됨과 동시에 내부에 존재하는 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 스탠드바이 상태로 변경시킨 후, 상기 제 1 전원 제어부(260)의 전원 공급 상태를 스탠드바이 상태로 전환시킨다(S13). 그러면, 상기 제 1 전원 제어부(260)는 상기 제 1 광 전송 보드(100)의 송신측 광모듈로는 전원을 차단시키는 한편, 수신측 광모듈로는 전원을 공급한다. 또한, 상기 제 1 EPLD(250)는 상기 제 1 UNI부(210) 및 제 1 UPC부(220)간 유토피아 인터페이스의 셀 유효신호를 제어하여 수신되는 ATM 셀을 폐기처리한다.
한편, 하기에서는 본 발명의 일 실시예에 따른 망 접속 보드 이중화 방법중 스탠드바이측 망 접속 보드가 액티브 상태로 절체되는 과정에 대해 도 8을 참조하여 설명하기로 한다.
먼저, 상기 스탠드바이측 망 접속 보드(400)내 제 2 EPLD(450)는 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호(RMV), 액티브/스탠드바이 상태신호(A/S), 정상/이상 상태신호(FAIL), 및 독립/이중화 상태신호(IR)를 도 2에 도시한 바와 같이, 상기 액티브측 망 접속 보드(200) 및 제어보드(500)로 전송한다(S21). 여기서, 상기 제 2 EPLD(450)가 점검하는 상태는 CPU 장애, 광신호의 오류, 보드 리셋 및 탈장, 소프트웨어 강제 절체 등이다. 이 때, 상기 제 2 EPLD(450)는 광신호의 오류에 대한 정보를 상기 제 2 UNI부(410)를 통해 수신받게 되는데, 상기 제 2 UNI부(410)는 상기 제 2 광 전송 보드(300)로부터 수신받은 광신호의 AIS, LOS, LOP, LOF, LCD 오류를 체크한 후 그 결과값을 상기 제 2EPLD(450)로 전송한다. 또한, 상술한 독립 모드 및 소프트웨어 강제 절체는 운용자의 명령어에 의한 절체로써, 상기 제어보드(500)로부터 수신받게 된다.
그런후, 상기 제 2 EPLD(450)는 도 2에 도시된 바와 같이, 상기 액티브측 망 접속 보드(200)로부터 액티브측 망 접속 보드(200)의 탈/실장 상태신호(RMV), 액티브/스탠드바이 상태신호(A/S), 정상/이상 상태신호(FAIL), 및 독립/이중화 상태신호(IR)를 수신받는다(S22).
이어서, 상기 제 2 EPLD(450)는 상기 액티브측 망 접속 보드(200)로부터 수신받은 각종 상태신호를 판독하여, 상기 액티브측 망 접속 보드(200)의 스탠드바이 절체 상황을 판단한다(S23). 여기서, 상기 액티브측 망 접속 보드(200)가 액티브로 동작하기 위한 조건은 보드가 실장된 상태에서 액티브 상태로 동작하며, CPU 및 광신호가 정상임과 동시에 이중화 모드로 동작할 때이다.
이 때, 상기 상기 제 23 단계(S23)에서 상기 액티브측 망 접속 보드(200)가 스탠드바이 상태로 절체되지 않으면(NO) 상기 제 2 EPLD(450)는 다시 상기 제 21 단계(S21)로 진행하는 한편, 상기 액티브측 망 접속 보드(200)가 스탠드바이 상태로 절체되면(YES), 상기 제 2 EPLD(450)는 액티브 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 액티브 상태로 변경시킨 후, 상기 제 2 전원 제어부(460)의 전원 공급 상태를 액티브 상태로 전환시킨다(S24). 그러면, 상기 제 2 전원 제어부(460)는 상기 제 2 광 전송 보드(300)의 송/수신측 광모듈로 전원을 모두 공급한다. 또한, 상기 제 2 EPLD(450)는 상기 제 2 UNI부(410) 및 제 2 UPC부(420)간 유토피아 인터페이스의 셀 유효신호를 제어하여수신되는 ATM 셀이 정상적으로 진행되도록 한다.
상술한 바와 같이 본 발명에 의한 망 접속 보드 이중화 장치 및 그 방법에 의하면, 망 접속 보드의 오류 발생시 서비스의 중단없이 보드의 교체 및 수리가 가능하도록 해줌으로써 이중화로 인한 시스템 운용상의 안정성을 향상시킬 뿐만 아니라, 액티브/스탠드바이 망 접속 보드를 독립적으로 운용 가능하도록 해줌으로써 전송 용량의 증가가 필요한 경우 두 보드 모두를 액티브로 지원토록 해주어 시스템 운용상의 효율성을 증대시켜 준다는 뛰어난 효과가 있다.
Claims (11)
- 광 스플리터로부터 광 신호를 수신받으면 이를 ATM 셀로 변환시켜 전송하는 한편, ATM 셀을 수신받으면 이를 광 신호로 변환시켜 상기 광 스플리터로 전송하는 제 1 광 전송 보드;자신의 상태를 파악한 후 그 상태 신호를 전송함과 동시에 상기 제 1 광 전송보드와의 ATM 셀 송/수신 동작을 수행하다가, 절체 상황이 발생하면 스탠드바이 상태로 절체되는 액티브측 망 접속 보드;상기 광 스플리터로부터 광 신호를 수신받으면 이를 ATM 셀로 변환시켜 전송하는 제 2 광 전송 보드;자신의 상태를 파악한 후 그 상태 신호를 상기 액티브측 망 접속 보드로 전송함과 동시에 스탠드바이 동작을 수행하다가, 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체됨에 따라 그에 상응한 상태 신호를 수신받으면 액티브 상태로 절체되어 상기 제 2 광 전송보드와의 ATM 셀 송/수신 동작을 수행하는 스탠드바이측 망 접속 보드; 및운용자 터미널로부터 이중화 강제 절체 신호를 수신받으면 이를 액티브/스탠드바이측 망 접속 보드로 각각 전송하여 강제 이중화시키는 제어보드로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 1항에 있어서,상기 액티브측 망 접속 보드는, 상기 제 1 광 전송 보드와의 ATM 셀 송/수신동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 ATM 셀 수신동작만을 수행하는 제 1 UNI부;ATM 셀의 트래픽에 따른 셀 처리 동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 대기 상태로 천이되는 제 1 UPC부;상기 제 1 UPC부 및 셀 버스 사이에서 ATM 셀 인터페이스 동작을 수행하다가, 자신이 속한 보드가 스탠드바이 상태로 절체되면 대기 상태로 천이되는 제 1 셀 버스 인터페이스부;상기 제 1 UNI, 제 1 UPC, 및 제 1 셀 버스 인터페이스부의 각 제어 기능을 수행하는 제 1 CPU;자신이 속한 보드의 상태를 점검한 후 이에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 상기 스탠드바이측 망 접속 보드 및 제어보드로 전송하다가, 자신이 속한 보드에 이상이 발생함에 따라 절체 상황이 발생하면 스탠드바이 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 변경시킨 후, 스탠드바이 상태에 적합한 송/수신 전원 제어신호를 전송하는 제 1 EPLD; 및상기 제 1 광 전송 보드의 송/수신측으로 전원을 공급하다가 상기 제 1 EPLD로부터 스탠드바이 상태의 송/수신 전원 제어신호를 수신받으면 상기 제 1 광 전송 보드의 수신측으로만 전원을 공급하는 제 1 전원 제어부로 구성된 것을 특징으로하는 망 접속 보드 이중화 장치.
- 제 2항에 있어서,상기 제 1 EPLD내 이중화 상태 레지스터는, 상기 액티브측 망 접속 보드의 이중화/독립 상태를 나타내는 비트[0], 상기 액티브측 망 접속 보드가 액티브 상태인지 아니면 스탠드바이 상태인지를 나타내는 비트[1], 상기 제 1 셀 버스 인터페이스부의 아비터 상태를 나타내는 비트[2], 슬롯 ID를 나타내는 비트[3], 상기 제 1 셀 버스 인터페이스부의 ID를 나타내는 비트[4], 광 신호의 상태를 나타내는 비트[5], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 제 1 UNI부의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[7]로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 2항에 있어서,상기 제 1 EPLD내 이중화 명령 레지스터는, 예비 비트인 비트[0, 1, 2], 상기 제 1 UNI부의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[3], 소프트웨어 강제 절체에 대한 가능 상태를 나타내는 비트[5:4], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 액티브측 망 접속 보드의 독립모드 상태를 나타내는 비트[7]로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 2항에 있어서,상기 제 1 전원 제어부는, 상기 제 1 EPLD로부터 하이 또는 로우인 송신 전원 제어신호를 수신받은 후 인버팅시켜 전송하는 제 1 인버터;상기 제 1 인버터의 출력신호가 하이이면 송신 전원이 제 1 광 전송 보드의 송신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 1 인버터의 출력신호가 로우이면 송신 전원을 상기 제 1 광 전송 보드의 송신측으로 인가시키는 제 1 FET;상기 제 1 EPLD로부터 하이 또는 로우인 송신 전원 제어신호를 수신받은 후 인버팅시켜 전송하는 제 2 인버터; 및상기 제 2 인버터의 출력신호가 하이이면 수신 전원이 상기 제 1 광 전송 보드의 수신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 2 인버터의 출력신호가 로우이면 수신 전원을 상기 제 1 광 전송 보드의 수신측으로 인가시키는 제 2 FET로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 1항에 있어서,상기 스탠드바이측 망 접속 보드는, 스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 상기 제 2 광 전송 보드와의 ATM 셀 송/수신 동작을 수행하는 제 2 UNI부;스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 ATM 셀의 트래픽에 따른 셀 처리 동작을 수행하는 제 2 UPC부;스탠드바이 상태로 동작하다가 자신이 속한 보드가 액티브로 절체되면 상기 제 2 UPC부 및 셀 버스 사이에서 ATM 셀 인터페이스 동작을 수행하는 제 2 셀 버스 인터페이스부;상기 제 2 UNI, 제 2 UPC, 및 제 2 셀 버스 인터페이스부의 각 제어 동작을 수행하는 제 2 CPU;자신이 속한 보드의 상태를 점검한 후 이에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 상기 액티브측 망 접속 보드 및 제어보드로 전송하다가, 자신이 속한 보드에 이상이 발생함에 따라 절체 상황이 발생하면 액티브 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 변경시킨 후, 액티브 상태에 적합한 송/수신 전원 제어신호를 전송하는 제 2 EPLD; 및상기 제 2 광 전송 보드의 수신측만으로 전원을 공급하다가 상기 제 2 EPLD로부터 액티브 상태의 송/수신 전원 제어신호를 수신받으면 상기 제 2 광 전송 보드의 송/수신측으로 모두 전원을 공급하는 제 2 전원 제어부로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 6항에 있어서,상기 제 2 EPLD내 이중화 상태 레지스터는, 상기 스탠드바이측 망 접속 보드의 이중화/독립 상태를 나타내는 비트[0], 상기 스탠드바이측 망 접속 보드가 액티브 상태인지 아니면 스탠드바이 상태인지를 나타내는 비트[1], 상기 제 2 셀 버스 인터페이스부의 아비터 상태를 나타내는 비트[2], 슬롯 ID를 나타내는 비트[3], 상기 제 2 셀 버스 인터페이스부의 ID를 나타내는 비트[4], 광 신호의 상태를 나타내는 비트[5], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 제 2 UNI부의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[7]로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 6항에 있어서,상기 제 2 EPLD내 이중화 명령 레지스터는, 예비 비트인 비트[0, 1, 2], 상기 제 2 UNI부의 장애 신호에 대한 절체 가능 상태를 나타내는 비트[3], 소프트웨어 강제 절체에 대한 가능 상태를 나타내는 비트[5:4], 하드웨어적인 절체에 대한 가능 상태를 나타내는 비트[6], 및 상기 스탠드바이측 망 접속 보드의 독립모드 상태를 나타내는 비트[7]로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 제 6항에 있어서,상기 제 2 전원 제어부는, 상기 제 2 EPLD로부터 하이 또는 로우인 송신 전원 제어신호를 수신받은 후 인버팅시켜 전송하는 제 3 인버터;상기 제 3 인버터의 출력신호가 하이이면 송신 전원이 제 2 광 전송 보드의 송신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 3 인버터의 출력신호가 로우이면 송신 전원을 상기 제 2 광 전송 보드의 송신측으로 인가시키는 제 3 FET;상기 제 2 EPLD로부터 하이 또는 로우인 송신 전원 제어신호를 수신받은 후 인버팅시켜 전송하는 제 4 인버터; 및상기 제 4 인버터의 출력신호가 하이이면 수신 전원이 제 2 광 전송 보드의 수신측으로 인가되지 못하도록 차단시키는 한편, 상기 제 4 인버터의 출력신호가 로우이면 수신 전원을 상기 제 2 광 전송 보드의 수신측으로 인가시키는 제 4 FET로 구성된 것을 특징으로 하는 망 접속 보드 이중화 장치.
- 액티브측 망 접속 보드내 제 1 EPLD가 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 스탠드바이측 망 접속 보드 및 제어보드로 전송하는 제 11 단계;상기 제 1 EPLD가 자신의 속한 보드의 탈/실장 상태, 액티브/스탠드바이 상태, 정상/이상 상태, 및 독립/이중화 상태중 어느 한 개에서 절체 상태가 발생했는지의 여부를 판단하는 제 12 단계; 및상기 제 12 단계에서 절체 상태가 발생하지 않으면 다시 상기 제 11 단계로진행하는 한편, 절체 상태가 발생하면 상기 제 1 EPLD가 스탠드바이 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 스탠드바이 상태로 변경시킨 후, 제 1 전원 제어부의 전원 공급 상태를 스탠드바이 상태로 전환시키는 제 13 단계로 이루어진 것을 특징으로 하는 망 접속 보드 이중화 방법.
- 스탠드바이측 망 접속 보드내 제 2 EPLD가 자신이 속한 보드의 상태를 점검한 후 그에 상응한 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 액티브측 망 접속 보드 및 제어보드로 전송하는 제 21 단계;상기 제 2 EPLD가 상기 액티브측 망 접속 보드로부터 액티브측 망 접속 보드의 탈/실장 상태신호, 액티브/스탠드바이 상태신호, 정상/이상 상태신호, 및 독립/이중화 상태신호를 수신받는 제 22 단계;상기 제 2 EPLD가 상기 액티브측 망 접속 보드로부터 수신받은 각종 상태신호를 판독하여, 상기 액티브측 망 접속 보드의 스탠드바이 절체 상황을 판단하는 제 23 단계; 및상기 제 23 단계에서 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체되지 않으면 다시 상기 제 21 단계로 진행하는 한편, 상기 액티브측 망 접속 보드가 스탠드바이 상태로 절체되면, 상기 제 2 EPLD가 액티브 상태로 절체됨과 동시에 이중화 상태 레지스터 및 이중화 명령 레지스터의 값을 액티브 상태로 변경시킨후, 제 2 전원 제어부의 전원 공급 상태를 액티브 상태로 전환시키는 제 24 단계로 이루어진 것을 특징으로 하는 망 접속 보드 이중화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084640A KR20020055229A (ko) | 2000-12-28 | 2000-12-28 | 망 접속 보드 이중화 장치 및 그 방법 |
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| KR20020055229A true KR20020055229A (ko) | 2002-07-08 |
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ID=27687987
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| KR1020000084640A KR20020055229A (ko) | 2000-12-28 | 2000-12-28 | 망 접속 보드 이중화 장치 및 그 방법 |
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| Country | Link |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030064072A (ko) * | 2002-01-25 | 2003-07-31 | 한국전자통신연구원 | Ａｔｍ 교환 시스템에서 이중 미디어 게이트웨이 장치 및제어 방법 |
| KR100448711B1 (ko) * | 2001-11-30 | 2004-09-13 | 삼성전자주식회사 | 광 링크 집속장치 및 그를 구비한 동기디지털계층전송시스템 |
| KR100577063B1 (ko) * | 2004-02-19 | 2006-05-10 | 삼성전자주식회사 | 이동통신시스템의 제어국에서 에이에이엘2 사용자 트래픽이중화 장치 및 방법 |
| KR100809195B1 (ko) * | 2001-12-26 | 2008-03-03 | 엘지노텔 주식회사 | 자동 보호 절체 시스템에서의 보드 초기화 방법 |
-
2000
- 2000-12-28 KR KR1020000084640A patent/KR20020055229A/ko active IP Right Grant
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