KR20020046683A - Method for forming metal line of Semiconductor device - Google Patents

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Abstract

PURPOSE: A metal interconnection formation method of semiconductor devices is provided to improve a contact resistance by increasing an effective contact area. CONSTITUTION: A first insulating layer and an etch barrier layer are sequentially formed on a semiconductor substrate. A first conductive layer and a second insulating layer are sequentially formed on the etch barrier layer. A contact hole formation region is defined by selectively etching the second insulating layer. A contact hole(45) is formed to expose the etch barrier layer via a first conductive pattern(43a) by using the second insulating pattern as a mask. A second conductive layer is filled into the contact hole(45). Preferably, a dummy pattern is formed on the semiconductor substrate so as to prevent an over-etch.

Description

반도체 소자의 금속 배선 형성 방법 {Method for forming metal line of Semiconductor device }Method for forming metal line of semiconductor device

본 발명은 반도체 소자에 관한 것으로 특히, 유효 접촉 단면적을 증가시켜 콘택트 저항을 개선하는데 적당한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices suitable for improving contact resistance by increasing effective contact cross-sectional area.

반도체 소자의 제조 공정 중에 배선 형성 기술은 소자가 고집적화됨에 따라 다층 배선 구조를 지향하며 소자 면적의 축소로 인한 반도체 기판상의 콘택홀(Contact hole) 또는 다층 금속 배선간의 비아홀(Via hole)의 크기도 축소된다.As the device is highly integrated, the wiring forming technology aims at the multilayer wiring structure and reduces the size of contact holes on the semiconductor substrate or via holes between the multilayer metal wires due to the reduction of the device area. do.

특히, 반도체 소자가 고집적화됨에 따라서 BEOL(Back End of the Line) 공정이 중요한 로직 기술에서 금속 배선의 층간 연결에 많은 문제점이 발생하고 있다.In particular, as semiconductor devices have been highly integrated, many problems have arisen in the interlayer connection of metal wiring in logic technology in which a BEOL process is important.

예를 들어, 금속 배선의 너비 및 비하 크기가 감소하게 되므로 특히 콘택트 저항이 증가하는 경우가 발생하게 되는데 이를 해결하기 위해 많은 연구가 진행되고 있다.For example, since the width and the size of the metal wires are reduced, in particular, the contact resistance increases, and many studies have been conducted to solve this problem.

상기 콘택트 저항은 유효 콘택 면적에 따라 민감하게 변하기 때문에 유효 접촉 면적을 크게 하면 개선시킬 수 있으나 고집적화된 반도체 소자에서는 더 이상 비아홀 크기를 증가시키기 어렵다.Since the contact resistance changes sensitively according to the effective contact area, the effective contact area can be improved, but it is difficult to increase the via hole size in the highly integrated semiconductor device.

이하, 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method for forming metal wirings of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 반도체 소자의 금속 배선 형성 방법을 설명하기위한 공정 단면도이고, 도 2는 콘택홀의 크기에 따른 콘택트 저항의 특성을 나타낸 그래프이다.1A to 1D are cross-sectional views illustrating a method of forming a metal wiring in a conventional semiconductor device, and FIG. 2 is a graph showing characteristics of a contact resistance according to the size of a contact hole.

도 1a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상에 제 1 절연막(1)과 에치 베리어인 제 2 절연막(2)을 형성한다.As shown in Fig. 1A, a first insulating film 1 and a second insulating film 2 which is an etch barrier are formed on a semiconductor substrate (not shown).

그리고, 상기 제 2 절연막(2)상에 제 1 전도체(3)과 제 3 절연막(4)을 차례로 형성한다.Then, the first conductor 3 and the third insulating film 4 are sequentially formed on the second insulating film 2.

그리고, 도 1b에 도시한 바와 같이, 상기 제 3 절연막(4)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 감광막 패턴(5)을 형성한다.As shown in FIG. 1B, after the photoresist film is coated on the third insulating film 4, the photoresist pattern 5 is formed through an exposure and development process so that a predetermined region is exposed.

도 1c에 도시한 바와 같이, 상기 감광막 패턴(5)을 마스크로 이용하여 상기 제 3 절연막(4)을 식각하여 콘택홀(6)을 형성한다.As illustrated in FIG. 1C, the third insulating film 4 is etched using the photosensitive film pattern 5 as a mask to form a contact hole 6.

이어, 도 1d에 도시한 바와 같이, 상기 콘택홀(6)을 완전히 매립할 수 있을 정도의 두께로 배선물질, 예컨대 텅스텐을 형성한 후, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)법으로 콘택홀(6) 내부에 제 2 전도체(7)를 형성한다.Subsequently, as shown in FIG. 1D, a wiring material such as tungsten is formed to a thickness sufficient to completely fill the contact hole 6, and then the contact hole is formed by chemical mechanical polishing (CMP). (6) A second conductor 7 is formed inside.

이러한, 종래의 반도체 소자의 금속 배선 형성 방법은 제 1 전도체(3)의 상부에서 에치 스톱(Etch stop)하기 위해서는 제 2 절연막(2)과 제 1 전도체(3)간의 식각 선택비가 클 경우에만 가능하다.Such a metal wire forming method of the conventional semiconductor device is possible only when the etching selectivity between the second insulating film 2 and the first conductor 3 is large in order to etch stop the upper portion of the first conductor 3. Do.

또한, 초고집적 반도체 소자일수록 디자인 룰의 급격한 감소에 의한 접촉 면적이 감소됨에 따라 낮은 콘택트 저항을 확보하기가 매우 어렵다.In addition, it is very difficult to secure a low contact resistance as the contact area of the ultra-highly integrated semiconductor device decreases due to a sharp decrease in design rules.

도 2에 도시한 바와 같이, 일반적으로 콘택트 저항은 제 2 전도체(7)의 유효 접촉 면적이 감소함에 따라 급격히 증가한다.As shown in FIG. 2, the contact resistance generally increases rapidly as the effective contact area of the second conductor 7 decreases.

그리고, 도 3은 제 2 전도체(7)와 제 1 전도체(3)간의 유효 접촉 단면적을 설명하기 위한 사시도이다.3 is a perspective view for explaining the effective contact cross-sectional area between the second conductor 7 and the first conductor 3.

도 3에 도시한 바와 같이, 종래 반도체 소자의 금속 배선 형성 방법에 따른 제 1 전도체(3)와 제 2 전도체(7)간의 유효 접촉 단면적은 π×R2이다.As shown in FIG. 3, the effective contact cross-sectional area between the first conductor 3 and the second conductor 7 according to the conventional method for forming metal wirings of a semiconductor element is π × R 2 .

여기서, 상기 R은 제 2 전도체(7)의 반지름을 나타낸다.Here, R represents the radius of the second conductor 7.

그러나, 상기와 같은 종래의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제점이 있다.However, the metal wiring forming method of the conventional semiconductor device as described above has the following problems.

콘택홀의 크기가 작아짐에 따라 유효 접촉 단면적이 감소하여 콘택트 저항이 증가하게 된다.As the size of the contact hole decreases, the effective contact cross-sectional area decreases, resulting in an increase in contact resistance.

본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 방법의 문제를 해결하기 위한 것으로, 제 1 전도체와 제 2 전도체를 교차시켜 유효 접촉 단면적을 증가시킴으로써 콘택트 저항을 개선하기 위한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention solves the problem of the metal wiring formation method of the prior art semiconductor device, and the metal wiring of the semiconductor device for improving contact resistance by crossing the first conductor and the second conductor to increase the effective contact cross-sectional area. The purpose is to provide a formation method.

도 1a 내지 도 1d는 종래 기술의 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device of the prior art

도 2는 콘택홀의 크기에 따른 콘택트 저항의 특성을 나타낸 그래프2 is a graph showing the characteristics of contact resistance according to the size of a contact hole;

도 3은 종래 기술의 제 2 전도체와 제 1 전도체간의 유효 접촉 단면적을 설명하기 위한 사시도Figure 3 is a perspective view for explaining the effective contact cross-sectional area between the second conductor and the first conductor of the prior art

도 4a 내지 도 4d는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 나타낸 공정 단면도4A to 4D are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

도 5는 및 도 6은 상기 도 4c의 다른 실시예를 나타낸 공정 단면도5 and 6 are cross-sectional views illustrating another embodiment of FIG. 4C.

도 7은 본 발명의 제 2 전도체와 제 1 전도체간의 유효 접촉 단면적을 설명하기 위한 사시도7 is a perspective view for explaining the effective contact cross-sectional area between the second conductor and the first conductor of the present invention;

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

41 : 제 1 절연막 42 : 에치 베리어막41: first insulating film 42: etch barrier film

43 : 제 1 전도체 44 : 제 2 절연막43: first conductor 44: second insulating film

45 : 콘택홀 46 : 제 2 전도체45 contact hole 46 second conductor

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 제 1 절연막과 에치 베리어막을 차례로 형성하는 단계; 상기 에치 베리어막상에 제 1 전도체와 제 2 절연막을 차례로 형성하는 단계; 상기 제 2 절연막을 선택적으로 패터닝하여 콘택홀 형성 영역을 정의하는 단계; 상기 패터닝된 제 2 절연막을 마스크로 하여 제 1 전도체를 관통하여 에치 베리어막이 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 제 2 전도체를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring of a semiconductor device, the method including: sequentially forming a first insulating film and an etch barrier film on a semiconductor substrate; Sequentially forming a first conductor and a second insulating film on the etch barrier film; Selectively patterning the second insulating layer to define a contact hole forming region; Forming a contact hole through the first conductor to expose the etch barrier layer by using the patterned second insulating layer as a mask; And forming a second conductor in the contact hole.

이하, 본 발명의 반도체 소자의 금속 배선 형성 방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a method of forming metal wirings of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 4a 내지 도 4d는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 공정 단면도이다.4A to 4D are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device according to the present invention.

도 4a에 도시한 바와 같이, 반도체 기판(도시하지 않음)상에 제 1 절연막(41)과 에치 베리어막(42)을 형성한다.As shown in FIG. 4A, the first insulating film 41 and the etch barrier film 42 are formed on a semiconductor substrate (not shown).

여기서, 상기 에치 베리어막(42)은 산화나이트라이드막, Al2O3등을 이용하며 그 두께는 1000Å이하로 형성한다.Here, the etch barrier film 42 uses a nitride oxide film, Al 2 O 3, or the like, and has a thickness of 1000 Å or less.

그리고, 상기 에치 베리어막(42)상에 제 1 전도체(43)를 형성한다.A first conductor 43 is formed on the etch barrier film 42.

여기서, 상기 제 1 전도체(43)은 Al, Ti, TiN, W, WN, TiW, TaN 등을 이용하며 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition) 방법으로 증착한다.Here, the first conductor 43 is deposited using Al, Ti, TiN, W, WN, TiW, TaN, etc. by chemical vapor deposition (CVD) or physical vapor deposition (PVD).

이어, 상기 제 1 전도체(43)상에 제 2 절연막(44)을 형성한다.Subsequently, a second insulating film 44 is formed on the first conductor 43.

여기서, 상기 제 1 절연막(41) 및 제 2 절연막(44)은 1000∼20000Å사이의두께로 형성한다.Here, the first insulating film 41 and the second insulating film 44 are formed to a thickness of 1000 to 20000 kPa.

그리고, 도 4b에 도시한 바와 같이, 상기 제 2 절연막(44)상에 감광막을 도포한 후 일정 영역이 드러나도록 노광 및 현상공정을 통해 감광막 패턴을 형성한다.As shown in FIG. 4B, after the photoresist film is coated on the second insulating film 44, a photoresist pattern is formed through an exposure and development process so that a predetermined region is exposed.

도 4c에 도시한 바와 같이, 상기 감광막 패턴을 마스크로 이용하여 상기 제 2 절연막(44)과 제 1 전도체(43)를 플라즈마 식각하여 콘택홀(45)을 형성한다.As shown in FIG. 4C, the contact hole 45 is formed by plasma etching the second insulating film 44 and the first conductor 43 using the photoresist pattern as a mask.

이때, 상기 식각 공정은 에치 베리어막(42)에서 에치 스톱하여 콘택홀(45)을 형성한다.In this case, the etching process may etch stop from the etch barrier layer 42 to form the contact hole 45.

이어, 도 4d에 도시한 바와 같이, 후속 공정인 제 2 전도체(46)의 증착전에 콘택홀(45)의 측벽의 제 1 전도체(43a)에 대한 효과적인 세정을 위해 습식 또는 RF 스퍼터 크리닝을 실시한다.Then, as shown in FIG. 4D, wet or RF sputter cleaning is performed for effective cleaning of the first conductor 43a of the sidewall of the contact hole 45 before the deposition of the second conductor 46, which is a subsequent process. .

이후, 상기 콘택홀(45)을 완전히 매립할 수 있을 정도의 두께로 배선물질, 예컨대 텅스텐을 형성한 후, 화학적 기계적 연마법으로 콘택홀(45) 내부에 제 2 전도체(46)를 형성한다.Thereafter, a wiring material such as tungsten is formed to a thickness sufficient to completely fill the contact hole 45, and then a second conductor 46 is formed in the contact hole 45 by chemical mechanical polishing.

여기서, 제 1 전도층은 제 2 전도층 직경의 80％이상의 두께로 형성한다.Here, the first conductive layer is formed to a thickness of 80% or more of the diameter of the second conductive layer.

그리고, 콘택홀 형성 공정의 다른 실시예를 설명하기로 한다.Next, another embodiment of the contact hole forming process will be described.

도 5 및 도 6은 콘택홀을 형성하기 위한 식각 공정의 다른 실시예를 설명하기 위한 공정 단면도이다.5 and 6 are cross-sectional views illustrating another embodiment of an etching process for forming a contact hole.

도 5에 도시한 바와 같이, 에치 베리어막(42)을 형성하지 않고 제 1 절연막(41a)내에서 에치 스톱시켜 콘택홀(45)을 형성할 수 있다.As shown in FIG. 5, the contact hole 45 may be formed by etch stop in the first insulating film 41a without forming the etch barrier film 42.

이와 같은 콘택홀(45) 형성시의 에치 스톱은 제 1 절연막(41a)을 제 2 절연막(44a)에 비해 식각 속도가 낮은 물질을 이용한 것이다.The etch stop at the time of forming the contact hole 45 uses a material having a lower etching rate than that of the second insulating film 44a.

그리고, 도 6에 도시한 바와 같이, 과도한 식각으로 제 1 절연막(41a)의 전부가 식각되는 것을 방지하기 위해 제 1 절연막(41a)의 하부에 더미 패턴(Dummy Pattern)(47)을 형성하여 식각하는 방법을 사용할 수 있다.As shown in FIG. 6, a dummy pattern 47 is formed on the lower portion of the first insulating layer 41a in order to prevent the entire etching of the first insulating layer 41a due to excessive etching. Can be used.

더미 패턴(47)은 제 1 절연막과 높은 식각 선택비를 갖는 물질을 사용하여 형성한다.The dummy pattern 47 is formed using a material having a high etching selectivity with the first insulating film.

도 7은 제 1 전도체(43a)와 제 2 전도체(46)간의 유효 접촉 단면적을 설명하기 위한 사시도이다.7 is a perspective view for explaining the effective contact cross-sectional area between the first conductor 43a and the second conductor 46.

도 7에 도시한 바와 같이, 제 1 전도체(43a)와 제 2 전도체(46)간의 유효 접촉 단면적은, 예를 들어, 상기 제 1 전도체(43a)의 두께와 상기 제 2 전도체(46)의 반경이 같을 경우, 2πR×H이므로 종래의 유효 접촉 단면적에 비해 2배가 증가한다.As shown in FIG. 7, the effective contact cross-sectional area between the first conductor 43a and the second conductor 46 is, for example, the thickness of the first conductor 43a and the radius of the second conductor 46. In this case, since it is 2πR × H, it is doubled compared with the conventional effective contact cross-sectional area.

여기서, 상기 R은 제 2 전도체(46)의 반지름이고 H는 제 1 전도체(43a)의 두께이다.Where R is the radius of the second conductor 46 and H is the thickness of the first conductor 43a.

상기와 같은 본 발명의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.The metal wiring formation method of the semiconductor device of the present invention as described above has the following effects.

제 1 전도체를 관통하는 콘택홀을 형성하여 유효 접촉 단면적을 증가시키므로써 콘택트 저항을 개선할 수 있다.The contact resistance can be improved by forming a contact hole penetrating the first conductor to increase the effective contact cross-sectional area.

Claims (4)

반도체 기판상에 제 1 절연막과 에치 베리어막을 차례로 형성하는 단계;Sequentially forming a first insulating film and an etch barrier film on the semiconductor substrate; 상기 에치 베리어막상에 제 1 전도체와 제 2 절연막을 차례로 형성하는 단계;Sequentially forming a first conductor and a second insulating film on the etch barrier film; 상기 제 2 절연막을 선택적으로 패터닝하여 콘택홀 형성 영역을 정의하는 단계;Selectively patterning the second insulating layer to define a contact hole forming region; 상기 패터닝된 제 2 절연막을 마스크로 하여 제 1 전도체를 관통하여 에치 베리어막이 노출되도록 콘택홀을 형성하는 단계;Forming a contact hole through the first conductor to expose the etch barrier layer by using the patterned second insulating layer as a mask; 상기 콘택홀 내부에 제 2 전도체를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And forming a second conductor inside the contact hole. 제 1 항에 있어서, 에치 베리어막을 형성하지 않고 상기 제 1 절연막을 제 2 절연막에 비해 식각 속도가 느린 물질로 형성하여 콘택홀 형성시에 제 1 절연막이 일부 식각된 상태에서 에치 스톱시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of claim 1, wherein the first insulating film is formed of a material having a lower etching speed than that of the second insulating film without forming an etch barrier film so that the first insulating film is partially etched when the contact hole is formed. A metal wiring formation method of a semiconductor element. 제 3 항에 있어서, 콘택홀 형성을 위한 식각 공정에서 오버 식각을 방지하기 위해 제 1 절연막 하부에 더미 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method of claim 3, wherein a dummy pattern is formed under the first insulating layer to prevent over etching in the etching process for forming the contact hole. 제 1 항에 있어서, 상기 제 1 전도층을 제 2 전도층 바닥면 직경의 80％이상의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The method for forming a metal wiring of a semiconductor device according to claim 1, wherein the first conductive layer is formed to a thickness of 80% or more of the diameter of the bottom surface of the second conductive layer.
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