KR20020046482A - A charge pump type analogue phase locked loop - Google Patents
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Abstract
Description
본 발명은 전자 회로 기술에 관한 것으로, 특히 차지 펌프형 아날로그 위상고정루프(phase locked loop, PLL)에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic circuit technology, and more particularly, to a charge pump type analog phase locked loop (PLL).
위상고정루프는 외부로부터 입력되는 신호를 원하는 주파수로 고정시키기 위한 회로로서, 고속 동기식(synchronous) 동작이 요구되는 반도체 소자에 널리 사용되고 있으며, 아날로그 PLL의 경우 대부분 차지 펌프 타입을 사용하고 있다.The phase lock loop is a circuit for fixing a signal input from the outside to a desired frequency, and is widely used in a semiconductor device requiring high speed synchronous operation. Most analog PLLs use a charge pump type.
첨부된 도면 도 1은 종래기술에 따른 차지 펌프형 아날로그 위상고정루프의 블록 구성도로서, 이하 이를 참조하여 설명한다.1 is a block diagram of a charge pump type analog phase locked loop according to the related art, which will be described below with reference to the drawings.
종래기술에 따른 위상동기루프는 도시된 바와 같이 외부로부터 입력된 기준 클럭신호(ref_clk)와 궤환된 출력 클럭신호(Fout)의 위상차를 검출하여 오류신호를 출력하기 위한 위상주파수 검출기(10)와, 위상주파수 검출기(10)로부터 출력된 오류신호에 따라 루프 필터(12)의 캐패시터를 충/방전시키기 위한 차지 펌프(11)와, 일종의 저대역통과 필터(low pass filter, LPF)로서 차지 펌프(11)의 출력 신호의 고주파 성분을 제거하기 위한 전압제어 발진기(13)의 바이어스 전압을 제어하기 위한 루프 필터(30)와, 출력 클럭신호(Fout)를 루프 필터(12)의 출력전압에 비례하는 주파수로 발진시키기 위한 전압제어 발진기(voltage controlled oscillator, VCO)(13)로 구성된다. 여기서, 위상 주파수 검출기(10)는 궤환 주파수(Fout)의 위상이 기준 주파수(ref_clk)의 위상보다 빠르거나 업(UP) 신호를, 느리면 다운(Down) 신호를 출력한다.The phase-locked loop according to the prior art detects the phase difference between the reference clock signal ref_clk and the feedback output clock signal Fout input from the outside as shown in the figure, and outputs an error signal; A charge pump 11 for charging / discharging the capacitor of the loop filter 12 according to the error signal output from the phase frequency detector 10 and a charge pump 11 as a low pass filter (LPF) The loop filter 30 for controlling the bias voltage of the voltage controlled oscillator 13 for removing the high frequency component of the output signal of the output signal and the frequency of the output clock signal Fout proportional to the output voltage of the loop filter 12. It consists of a voltage controlled oscillator (VCO) 13 for oscillating with Here, the phase frequency detector 10 outputs a down signal when the phase of the feedback frequency Fout is faster than the phase of the reference frequency ref_clk or slows up.
상기와 같은 종래의 위상고정루프는 전압제어발전기(13)의 입력 전압, 즉 루프 필터(12)의 출력 전압에 비례하여 전압제어 발진기(13)에서 출력 클럭신호(Fout)의 주파수를 결정하게 된다. 이를 위해 위상주파수(10)와 차지펌프(11)는 기준 클럭신호(ref_clk)와 궤환된 출력 클럭 신호(Fout)의 위상과 주파수를 비교하여, 비교 결과에 따라 전압제어 발진기(13)의 입력 전압을 조절한 후 출력 클럭신호(Fout)의 주파수가 고정되면 전압제어 발진기(13)의 입력 전압을 일정하게 유지한다.The conventional phase locked loop as described above determines the frequency of the output clock signal Fout in the voltage controlled oscillator 13 in proportion to the input voltage of the voltage controlled generator 13, that is, the output voltage of the loop filter 12. . To this end, the phase frequency 10 and the charge pump 11 compare the phase and the frequency of the reference clock signal ref_clk and the feedbacked output clock signal Fout, and according to the comparison result, input voltage of the voltage controlled oscillator 13. When the frequency of the output clock signal Fout is fixed after adjusting the voltage, the input voltage of the voltage controlled oscillator 13 is kept constant.
그러나, 칩 외부의 보드 상에서 발생하는 잡음 등으로 인해 기준 클럭신호(ref_clk)에 대해 다시 위상고정이 될 때까지 수 사이클 동안에 출력 클럭신호(Fout)의 위상 및 주파수가 흔들리게 된다.However, due to noise generated on the board outside the chip, the phase and frequency of the output clock signal Fout fluctuate for several cycles until the phase is fixed again with respect to the reference clock signal ref_clk.
결국, 종래의 PLL은 위상고정이 된 이후 잡음 등으로 인한 기준 클럭신호(ref_clk)의 흔들림에 따라 변화되는 출력 클럭신호를 출력함으로써 잘못된 출력 클럭신호(Fout)에 의해 칩의 오동작을 유발할 수 있으며, 변화된 기준 클럭신호(ref_clk)에 다시 위상고정이 된 출력 클럭 신호를 발생하기 위해서는 수 사이클의 시간이 필요하게 된다.As a result, the conventional PLL outputs an output clock signal that is changed according to the shaking of the reference clock signal ref_clk due to noise after the phase is fixed, which may cause chip malfunction due to an incorrect output clock signal Fout. Several cycles of time are required to generate an output clock signal that is phase-locked again to the changed reference clock signal ref_clk.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 칩 외부의 보드 상에서 발생하는 잡음 등의 영향을 최소화하여 안정된 클럭을 공급할 수 있는 차지 펌프형 아날로그 위상고정루프를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, to provide a charge pump type analog phase locked loop that can supply a stable clock to minimize the effects of noise generated on the board outside the chip. There is this.
도 1은 종래기술에 따른 차지 펌프형 아날로그 위상고정루프의 블록 구성도.1 is a block diagram of a charge pump type analog phase locked loop according to the prior art.
도 2는 본 발명의 일 실시예에 따른 차지 펌프형 아날로그 위상동기루프의 블록 구성도.Figure 2 is a block diagram of a charge pump type analog phase locked loop according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 위상주파수 검출기21 : 차지 펌프20: phase frequency detector 21: charge pump
22 : 루프 필터23 : 전압제어 발진기22 loop filter 23 voltage controlled oscillator
24 : 위상고정 검출기25 : 전압레벨 검출기24: phase locked detector 25: voltage level detector
26 : 레지스터27 : 전압레벨 발생기26: register 27: voltage level generator
상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 차지 펌프형 아날로그 위상고정루프는, 외부로부터 인가된 기준 클럭신호와 궤환된 출력 클럭신호의 위상 및 주파수 차이를 검출하기 위한 위상주파수 검출 수단; 상기 위상주파수 검출 수단으로부터 출력된 오류신호와 바이어스 신호에 응답하여 충/방전 동작을 수행하기 위한 차지 펌핑 수단; 상기 차지 펌핑 수단의 출력신호로부터 고주파 성분을 제거하기 위한 루프 필터링 수단; 상기 오류신호에 응답하여 위상고정이 이루어졌는지를 검출하기 위한 위상고정 검출 수단; 상기 루프 필터링 수단의 출력단의 전압레벨을 검출하기 위한 전압레벨 검출 수단; 상기 전압레벨 검출 수단에서 검출된 루프 필터링 수단의 출력단의 전압레벨을 저장하기 위한 전압레벨 저장 수단; 상기 위상고정 검출 수단으로부터 출력된 위상고정 검출신호에 응답하여 상기 루프 필터링 수단의 출력단을 상기 전압레벨 저장 수단에 저장된 전압레벨에 대응하는 소정의 전압레벨로 구동하기 위한 전압레벨 발생 수단; 및 상기 루프 필터링 수단의 출력단의 전압레벨에 비례하는 주파수로 상기 출력 클럭신호를 발진시키기 위한 전압제어 발진 수단을 구비한다.In accordance with another aspect of the present invention, a charge pump type analog phase locked loop includes: phase frequency detection means for detecting a phase and frequency difference between a reference clock signal applied from an external source and a feedback output clock signal; Charge pumping means for performing a charge / discharge operation in response to an error signal and a bias signal output from said phase frequency detecting means; Loop filtering means for removing high frequency components from an output signal of the charge pumping means; Phase lock detection means for detecting whether phase lock has been performed in response to the error signal; Voltage level detection means for detecting a voltage level at an output of the loop filtering means; Voltage level storage means for storing the voltage level of the output terminal of the loop filtering means detected by the voltage level detecting means; Voltage level generating means for driving the output terminal of the loop filtering means to a predetermined voltage level corresponding to the voltage level stored in the voltage level storing means in response to the phase fixed detecting signal output from the phase fixing detecting means; And voltage controlled oscillation means for oscillating the output clock signal at a frequency proportional to the voltage level of the output stage of the loop filtering means.
바람직하게, 상기 위상고정 검출신호가 액티브 상태인 동안, 상기 바이어스 신호에 의해 상기 차지 펌핑 수단이 디스에이블 되고, 상기 위상고정 검출신호에 의해 상기 전압레벨 발생 수단이 인에이블 된다.Preferably, while the phase lock detection signal is active, the charge pumping means is disabled by the bias signal, and the voltage level generating means is enabled by the phase lock detection signal.
바람직하게, 상기 전압레벨 저장 수단으로 상기 위상고정 검출신호에 제어 받는 레지스터를 사용한다.Preferably, a register controlled by the phase-locked detection signal is used as the voltage level storing means.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 차지 펌프형 아날로그 위상동기루프의 블록 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.2 is a block diagram illustrating a charge pump type analog phase locked loop according to an exemplary embodiment of the present invention.
본 실시예에 따른 위상동기루프는 위상주파수 검출기(20), 차지 펌프(21), 루프 필터(22) 및 전압제어 발진기(23)를 구비하며, 위상주파수 검출기(20)로부터 출력된 오류신호(Up, Down)에 응답하여 기준 클럭신호(ref_clk)와 출력 클럭신호(Fout)의 위상 및 주파수가 고정이 되었는지를 검출하기 위한 위상고정 검출기(24)와, 루프 필터(22)의 출력전압 레벨을 검출하기 위한 전압레벨 검출기(25)와, 전압레벨 검출기(25)에 연결되어 검출된 루프 필터(22)의 출력전압 레벨을 저장하기 위한 레지스터(26)와, 위상고정 검출신호(lockedb)에 응답하여 일정 레벨의 전압을 생성하기 위한 전압레벨 발생기(27)를 더 구비한다.The phase-locked loop according to the present embodiment includes a phase frequency detector 20, a charge pump 21, a loop filter 22, and a voltage controlled oscillator 23, and outputs an error signal (outputted from the phase frequency detector 20). In response to Up and Down, the output voltage levels of the phase lock detector 24 and the loop filter 22 for detecting whether the phase and the frequency of the reference clock signal ref_clk and the output clock signal Fout are fixed. A voltage level detector 25 for detecting, a register 26 for storing the output voltage level of the detected loop filter 22 connected to the voltage level detector 25, and responding to a phase-locked detection signal lockedb. And a voltage level generator 27 for generating a voltage of a predetermined level.
여기서, 위상주파수 검출기(200)로부터 출력된 오류신호(Up, Down)는 하이 액티브(high active) 신호로서, 위상고정이 되는 순간 로우(low)로 떨어진다. 그리고 루프 필터(22)의 출력단(LFO)은 차지 펌프(21)나 전압레벨 발생기(27)에 의해 구동된다.Here, the error signals Up and Down output from the phase frequency detector 200 are high active signals and fall to low at the moment of phase fixation. The output stage LFO of the loop filter 22 is driven by the charge pump 21 or the voltage level generator 27.
이하, 상기와 같은 본 실시예의 위상고정루프의 동작을 설명한다.The operation of the phase locked loop of the present embodiment as described above will be described below.
먼저, 위상주파수 검출기(20)에서 기준 클럭신호(ref_clk)와 출력 클럭신호(Fout)의 위상 및 주파수를 비교하여 오류신호(Up, Down)와 차지 펌프(21)의 바이어스 전압을 결정하는 출력전압(bias)을 출력한다. 이때, 위상주파수 검출기(20)는 위상고정이 되기 전까지 서로 상반된 레벨의 오류신호(Up, Down)를 출력한다.First, the phase voltage detector 20 compares the phase and frequency of the reference clock signal ref_clk and the output clock signal Fout to determine the error signals Up and Down and the bias voltage of the charge pump 21. output (bias) At this time, the phase frequency detector 20 outputs error signals Up and Down of levels opposite to each other until the phase is fixed.
이후, 오류신호(Up, Down)와 출력전압(bias)에 따라서 차지 펌프(21)가 충/방전 동작을 수행하고, 루프 필터(22)에서 차지 펌프(21)로부터 출력되는 신호의 고주파 성분을 제거한다.Thereafter, the charge pump 21 performs a charge / discharge operation according to the error signals Up and Down and the output voltage bias, and the high frequency component of the signal output from the charge pump 21 in the loop filter 22 is obtained. Remove
한편, 위상고정 검출기(24)는 위상주파수 검출기(20)로부터 출력되는 서로 상반된 레벨의 오류신호(Up, Dwon)에 응답하여 위상고정이 이루어지지 않았음을 나타내는 하이 레벨의 위상고정 검출신호(lockedb)를 출력하고, 전압레벨 검출기(25)는 루프 필터(22)의 출력전압 레벨을 검출하여 그 전압 레벨값을 레지스터(26)에 저장한다. 또한, 전압레벨 발생기(27)는 하이 레벨의 위상고정 검출신호(lockedb)가 인가되는 경우에는 루프 필터(22)의 출력단(LFO)를 구동하지 못하고 있는 상태, 즉 디스에이블 상태가 된다.On the other hand, the phase locked detector 24 is a high level phase locked detection signal (lockedb) indicating that phase locking is not performed in response to error signals Up and Dwon having opposite levels output from the phase frequency detector 20. ), The voltage level detector 25 detects the output voltage level of the loop filter 22 and stores the voltage level value in the register 26. In addition, the voltage level generator 27 is in a state in which the output stage LFO of the loop filter 22 cannot be driven, that is, disabled when the high level phase locked detection signal lockedb is applied.
그리고, 전압제어 발진기(23)는 루프 필터(220)의 출력전압에 비례하는 주파수의 출력 클럭신호(Fout)를 생성한다.The voltage controlled oscillator 23 generates an output clock signal Fout having a frequency proportional to the output voltage of the loop filter 220.
이후, 상기와 같은 동작을 반복적으로 수행하여 기준 클럭신호(ref_clk)와 출력 클럭신호(Fout)가 위상고정이 되면, 위상주파수 검출기(20)에서 로우 레벨의 오류신호(Up, Down)를 출력하고, 위상고정 검출기(24)는 로우 레벨의 위상고정 검출신호(lockedb)를 출력하여 위상고정이 이루어졌음을 나타내며, 루프 필터(22)의 출력단(LFO)은 더 이상 차지 펌프(21)에 의해 구동되지 않게 된다.Subsequently, when the reference clock signal ref_clk and the output clock signal Fout are fixed in phase by repeatedly performing the above operation, the phase frequency detector 20 outputs low level error signals Up and Down. The phase locked detector 24 outputs a low level locked phase locked signal (lockedb) to indicate that phase locked has been performed. The output stage LFO of the loop filter 22 is no longer driven by the charge pump 21. Will not be.
한편, 출력된 로우 레벨의 위상고정 검출신호(lockedb)에 응답하여레지스터(26)에 저장되어 있던 위상고정시의 루프 필터(22)의 출력전압 레벨을 전압레벨 발생기(27)로 전달하고, 전압레벨 발생기(27)는 위상고정 검출신호(lockedb)에 의해 인에이블되어 레지스터(26)로부터 입력된 전압을 사용하여 만들어낸 전압레벨로 루프 필터(22)의 출력단(LFO)을 구동하게 된다. 즉, 위상고정이 이루어진 후에는 전압레벨 발생기(27)의 출력 전압이 전압제어 발진기(23)로 입력되고, 이에 따라 전압제어 발진기(23)는 레지스터(26)에 저장된 전압레벨에 비례하는 일정 주파수의 출력 클럭신호(Fout)를 생성하게 된다.On the other hand, the output voltage level of the loop filter 22 at the time of phase lock stored in the register 26 is transferred to the voltage level generator 27 in response to the output low level phase lock detection signal lockedb. The level generator 27 is enabled by the phase locked detection signal lockedb to drive the output stage LFO of the loop filter 22 at the voltage level generated using the voltage input from the register 26. That is, after the phase fixing is performed, the output voltage of the voltage level generator 27 is input to the voltage controlled oscillator 23, whereby the voltage controlled oscillator 23 is a constant frequency proportional to the voltage level stored in the register 26. Generates an output clock signal Fout.
그러므로, 일단 위상고정이 이루어진 후에는 루프 필터(22)의 출력전압이 전압제어 발진기(23)의 입력전압으로 인가되지 않고, 레지스터(26)에 저장되어 있는 위상고정시의 루프 필터(22)의 출력전압 레벨이 항상 전압제어 발진기(23)의 입력전압으로 인가된다. 따라서, 위상고정이 이루어진 후의 잡음 등으로 인해 기준 클럭신호(ref_clk)가 흔들려서 루프 필터(22)의 출력 전압이 변하는 경우에도 레지스터(26)에 저장된 전압레벨이 전압제어 발진기(23)의 입력전압으로 인가되고, 결론적으로 위상고정시의 출력 클럭신호(Fout)를 안정적으로 공급할 수 있다.Therefore, once the phase lock is performed, the output voltage of the loop filter 22 is not applied to the input voltage of the voltage controlled oscillator 23, but instead of the loop filter 22 at the phase lock stored in the register 26. The output voltage level is always applied as the input voltage of the voltage controlled oscillator 23. Therefore, even when the reference clock signal ref_clk is shaken due to the noise after the phase fixing is performed and the output voltage of the loop filter 22 is changed, the voltage level stored in the register 26 is changed to the input voltage of the voltage controlled oscillator 23. The output clock signal Fout at the time of phase fixing can be stably supplied.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상기와 같이 이루어지는 본 발명은 위상고정 이후 발생하는 칩 외부의 보드 상에서 발생하는 잡음 등의 영향에 의해 기준 클럭신호가 흔들릴 때에도 위상고정시의 출력 클럭신호를 안정적으로 공급하는 효과가 있으며, 이로 인하여 칩의 오동작을 방지하는 효과를 기대할 수 있다.The present invention made as described above has an effect of stably supplying the output clock signal at the time of phase fixation even when the reference clock signal is shaken due to the noise generated on the board outside the chip generated after the phase fixation. The effect of preventing the malfunction can be expected.
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