KR20010083266A - A PLL with initial voltage generator - Google Patents

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KR20010083266A
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김윤기
심호춘
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박종섭
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Abstract

PURPOSE: A phase locked loop equipped with an initial voltage generator is provided to maximize the overall efficiency of system as well as the operation of circuit by minimizing the initial stabilization of a phase locked loop without affecting the operation thereto. CONSTITUTION: A phase locked loop(20) comprises PFD(phase frequency detector)(21) for comparing a reference frequency with an output frequency from a VCO(voltage controlled oscillator)(24) to output a compared frequency, a CP(charge pump)(22) for generating an input voltage(Vin) of the VCO(24) in response to the compared frequency, an LF(loop filter)(23) for reducing noise, the VOC(24) for generating a desired frequency according to the input voltage(Vin), and an initial voltage generator(25) inserted into an input node Vin of the VCO(24). The initial voltage generator(25) is composed of a voltage generation unit generating a voltage and a voltage determination unit determining a final output voltage value.

Description

초기 전압 발생기를 가진 위상동기루프{A PLL with initial voltage generator}Phase Synchronous Loop with Initial Voltage Generator

본 발명은 반도체 회로 기술에 관한 것으로, 특히 위상동기루프(PLL, Phase Locked Loop)에 관한 것이다.The present invention relates to semiconductor circuit technology, and more particularly to a phase locked loop (PLL).

PLL은 통신, 반도체, 컴퓨터 등 모든 전자 산업에서 널리 쓰이고 있는 회로로써, 시스템의 안정을 요하는 곳에 필수적으로 사용되는 회로이다.PLL is widely used in all electronics industry such as communication, semiconductor, computer, etc., and it is essential circuit where stability of system is required.

최근의 시스템은 동작 전압이 낮아질 뿐만 아니라, 속도 면에서도 보다 빠른 시스템을 요구하고 있다. 그런데, PLL은 피드백(Feed back) 회로이기 때문에 초기 단계에서 안정화 단계까지 많은 시간을 필요로 한다. 즉, PLL 회로의 동작시간이 길어지게 되어 전체 시스템의 효율을 저하시키는 단점을 가지고 있다.Modern systems not only have lower operating voltages, but also require faster systems in terms of speed. However, since the PLL is a feedback circuit, it takes much time from the initial stage to the stabilization stage. In other words, the operating time of the PLL circuit becomes long, which has the disadvantage of lowering the efficiency of the entire system.

첨부된 도면 도 1은 종래의 PLL의 블럭 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.1 is a block diagram illustrating a conventional PLL, which will be described below with reference to the drawings.

일반적으로, PLL(10)은 기준 주파수와 전압제어 발진기(Voltage controlled oscillator, VCO)(14)의 출력으로 나오는 비교 주파수를 비교하여 그 비교 값을 내보내는 위상주파수 검출기(Phase frequency detector, PFD)(11)와, 그 신호를 입력받아 전압제어 발진기(14)의 입력 전압(Vin)을 만드는 차지 펌프(Charge pump, CP)(12)와, 노이즈(Noise)를 줄여 주기 위한 루프 필터(Loop Filter, LF)(13)와, 마지막으로 입력 전압에 의해 원하는 주파수(비교 주파수)를 생성해 내어 기준 주파수와 비교할 수 있게 만들어 주는 전압제어 발진기(VCO)(14)로 구성된다.In general, the PLL 10 compares a reference frequency with a comparison frequency output from the output of a voltage controlled oscillator (VCO) 14 and outputs a comparison frequency to a phase frequency detector (PFD) 11. ), A charge pump (CP) 12 that receives the signal and makes an input voltage Vin of the voltage controlled oscillator 14, and a loop filter (LF) to reduce noise. 13) and finally a voltage controlled oscillator (VCO) 14 which generates a desired frequency (comparative frequency) by means of an input voltage and compares it with a reference frequency.

PLL 회로의 동작을 간단히 설명하면, 초기의 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호가 PFD(11)에 의해 발생되고, 그 에러신호를 입력받은 CP(12)와 LF(13)가 VCO(14)의 입력 전압(Vin)을 생성하며, VCO(14)는 그에 상응하는 비교 주파수를 발생시킨다. 비교 주파수는 다시 피드백되어 PFD(11)의 입력이 된다.Briefly describing the operation of the PLL circuit, an error signal corresponding to the difference is generated by comparing the initial reference frequency and the comparison frequency, and the CP 12 and the LF 13 receiving the error signal are input. ) Produces an input voltage Vin of VCO 14, which generates a corresponding comparison frequency. The comparison frequency is fed back to the PFD 11.

이 과정을 수백 혹은 수천 번을 거듭하고 나면 비교 주파수가 기준 주파수와 동일하게 되고, 이때부터는 전체 회로가 안정한 상태를 유지하게 된다. 이처럼 전체 회로가 안정한 상태를 유지하기까지 소요되는 시간을 고정 시간(Lock-in time)이라고 하며, 모든 PLL 시스템에는 이러한 고정 시간이 필요하게 된다.After this process hundreds or thousands of times, the comparison frequency becomes equal to the reference frequency, from which point the entire circuit remains stable. The time it takes for the entire circuit to remain stable is called lock-in time, which is required for all PLL systems.

회로를 조정하여 PLL의 고정 시간을 짧게 할 수 도 있지만, 그렇게 되면 PLL의 안정성에 문제가 생기게 된다. 다시 말해, 이처럼 PLL의 고정 시간을 줄이기 위해서는 두 주파수의 변화량에 빠르게 대응할 수 있도록 회로가 설계되어야 하고, 이와 같은 경우, 안정 상태의 PLL이 외부 노이즈나 흔들림(fluctuation)에 의해 틀어지고 그 영향이 그대로 PLL에 전달되어 전체 시스템이 불안정하게 된다. 즉, 한번 위상 고정이 되고 나면 안정된 상태를 계속 유지해야 하는 PLL의 기본 원리를벗어나게 된다.The circuit can be tuned to shorten the PLL's settling time, but doing so creates a problem with the PLL's stability. In other words, in order to reduce the fixed time of the PLL, a circuit must be designed so that it can respond quickly to changes in the two frequencies. In such a case, the stable PLL is distorted by external noise or fluctuation, and its effect remains unchanged. Passed to the PLL, the entire system becomes unstable. That is, once phase locked, it breaks the basic principle of the PLL, which must remain stable.

본 발명은 전체 시스템의 안정화를 유지하면서 고정 시간(lock-in time)을 줄일 수 있는 위상동기루프를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a phase locked loop which can reduce lock-in time while maintaining stabilization of the entire system.

도 1은 종래의 PLL의 블럭 구성도.1 is a block diagram of a conventional PLL.

도 2는 본 발명에 따른 위상동기루프의 블럭 구성도.2 is a block diagram of a phase locked loop according to the present invention;

도 3a는 초기 전압 발생기가 없는 PLL 회로의 VCO의 입력 노드(Vin)의 파형도.3A is a waveform diagram of an input node Vin of a VCO of a PLL circuit without an initial voltage generator.

도 3b는 초기 전압 발생기를 가진 PLL 회로의 VCO의 입력 노드(Vin)의 파형도.3B is a waveform diagram of the input node Vin of the VCO of the PLL circuit with the initial voltage generator.

도 4는 본 발명의 일 실시예에 따른 초기 전압 발생기의 회로 구성도.4 is a circuit diagram of an initial voltage generator according to an embodiment of the present invention.

도 5는 상기 도 4의 초기 전압 발생기의 전압 생성부(100)의 각 노드별 전압 파형도.5 is a voltage waveform diagram of each node of the voltage generator 100 of the initial voltage generator of FIG. 4.

도 6은 Vdd와 상기 도 4의 초기 전압 발생기의 출력 파형도.6 is an output waveform diagram of Vdd and the initial voltage generator of FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20 : PLL20: PLL

21 : 위상주파수 검출기(PFD)21: phase frequency detector (PFD)

22 : 차지 펌프(CP)22: charge pump (CP)

23 : 루프 필터(LF)23: loop filter (LF)

24 : 전압제어 발진기(VCO)24: voltage controlled oscillator (VCO)

25 : 초기 전압 발생기25: initial voltage generator

상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 위상동기루프는, 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러 신호를 출력하는 위상주파수 검출 수단; 상기 위상주파수 검출 수단으로부터 상기 에러 신호를 입력받아 비교 전압을 생성하기 위한 차지 펌핑 수단; 상기 비교 전압을 입력받아 상기 비교 주파수를 생성하기 위한 전압제어 발진 수단; 및 상기 비교 전압이 인가되기 전에 상기 전압제어 발진 수단의 입력단을 상기 비교 전압에 근사한 초기 전압 레벨로 구동하기 위한 초기 전압 발생 수단을 구비한다.Characteristic phase synchronization loop of the present invention for solving the above technical problem, phase frequency detection means for comparing the reference frequency and the comparison frequency and outputs an error signal corresponding to the difference; Charge pumping means for receiving the error signal from the phase frequency detecting means and generating a comparison voltage; Voltage controlled oscillation means for receiving the comparison voltage and generating the comparison frequency; And initial voltage generating means for driving the input terminal of the voltage controlled oscillation means to an initial voltage level close to the comparison voltage before the comparison voltage is applied.

바람직하게, 상기 초기 전압 발생 수단은, 파워가 램프-업되는 동안에만 인에이블되어 소정 전압을 출력하는 전압 발생부와, 상기 전압 발생부의 출력을 입력받아 상기 초기 전압 레벨로 만들어 주기 위한 전압 결정부를 구비한다.Preferably, the initial voltage generating means may include a voltage generator that is enabled only while the power is ramped up and outputs a predetermined voltage, and a voltage determination part for receiving the output of the voltage generator to make the initial voltage level. Equipped.

종래기술에서 문제의 요지는 PLL이 안정 상태에 이르기까지의 시간이 많이 소모되어 전체적인 시스템 운용시간이 증가한다는 것이다. 본 발명에서는 VCO가 전압에 따라 그에 상응하는 주파수를 내보낸다는 것에 착안 기준 주파수가 출력되는VCO의 입력 전압을 미리 알아 파워가 램프-업(ramp-up)될 때 VCO의 입력 노드에 그 값을 공급할 수 있는 초기 전압 발생기를 구현하였다. 결국, VCO의 입력 노드 값이 그라운드(GND) 레벨에서 원하는 값까지 움직이는 시간을 최소화시킨 것이다. 이 초기 전압 발생기 회로에서 가장 중요한 점은 초기에만 원하는 값을 VCO의 입력 노드에 공급하여 PLL의 고정 시간을 줄여 주는 대신, 그 이후에는 이 초기 전압 발생기 회로는 동작을 하지 않아야 한다는 점이다. 만약 이 초기 전압이 VCO의 입력 노드에서 계속 유지된다면 기준 주파수와 비교 주파수의 차 값이 이 노드에 전달되지 않아 PLL의 기능을 상실하게 된다.The problem with the prior art is that the time for the PLL to reach a stable state is consumed, increasing the overall system operating time. In the present invention, the VCO emits a corresponding frequency according to the voltage, and the input voltage of the VCO to which the reference frequency is output is known in advance, and the value is input to the input node of the VCO when the power is ramped up. An initial voltage generator that can be supplied is implemented. As a result, the input node's value at the VCO moves from the ground (GND) level to the desired value. The most important aspect of this initial voltage generator circuit is that instead of supplying the desired value to the input node of the VCO at the beginning only to reduce the fixed time of the PLL, the initial voltage generator circuit should not be operated after that. If this initial voltage is maintained at the input node of the VCO, the difference between the reference frequency and the comparison frequency is not passed to this node, which causes the PLL to lose its function.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 2는 본 발명에 따른 위상동기루프의 블럭 구성을 도시한 것으로, 이하 이를 참조하여 설명한다.2 is a block diagram illustrating a phase locked loop according to the present invention, which will be described below with reference to the drawings.

본 발명에 따른 PLL(20)은 기준 주파수와 VCO(24)의 출력으로 나오는 비교 주파수를 비교하여 그 비교 값을 내보내는 PFD(21)와, 그 신호를 입력받아 VCO(24)의 입력 전압(Vin)을 만드는 CP(22)와, 노이즈를 줄여 주기 위한 LF(23)와, 입력 전압에 의해 원하는 주파수(비교 주파수)를 생성해 내어 기준 주파수와 비교할 수 있게 만들어 주는 VCO(24)와, VCO(24)의 입력 노드 Vin에 삽입된 초기 전압 발생기(25)를 구비한다.The PLL 20 according to the present invention compares a reference frequency with a comparison frequency coming out of the output of the VCO 24 and outputs the comparison value, and receives the signal and the input voltage Vin of the VCO 24. CP 22 to create a signal, LF 23 to reduce noise, VCO 24 to generate a desired frequency (comparative frequency) by input voltage, and to compare with a reference frequency, and VCO ( An initial voltage generator 25 inserted into the input node Vin of 24.

본 발명에 따른 PLL(20) 회로의 동작을 간단히 설명하면, 초기의 기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러신호가 PFD(21)에 의해 발생되고, 그 에러신호를 입력받은 CP(22)와 LF(23)가 VCO(24)의 입력 전압(Vin)을 결정하며, 초기 전압 발생기(25)는 입력 전압(Vin)의 초기 값을 접지레벨에서 일정 레벨로 끌어올리는 역할을 수행한다. 이에 따라 VCO(24)는 보다 빠른 고정 시간으로 그에 상응하는 비교 주파수를 발생시킨다. 비교 주파수는 다시 피드백되어 PFD(21)의 입력이 된다.The operation of the PLL 20 circuit according to the present invention will be briefly described. An error signal corresponding to the difference is generated by comparing the initial reference frequency with the comparison frequency, and the CP receives the error signal. The 22 and the LF 23 determine the input voltage Vin of the VCO 24, and the initial voltage generator 25 raises the initial value of the input voltage Vin from the ground level to a predetermined level. do. The VCO 24 thus generates a corresponding comparison frequency with a faster fixed time. The comparison frequency is fed back to the input of the PFD 21.

즉, VCO(24)의 입력 노드 Vin의 값은 초기 전압 발생기(25)가 없을 때는 접지레벨(0V)을 갖게 되어 안정 상태의 Vin 값 Vs에 도달하기까지의 시간이 많이 소요되지만, 초기 전압 발생기(25)를 채용하면 Vin 값은 최초 Vs 값 근처에 있게 되어 짧은 시간에 위상 고정을 이룰 수 있게 된다.That is, the value of the input node Vin of the VCO 24 has a ground level (0V) when the initial voltage generator 25 is absent, and it takes a long time to reach the stable Vin value Vs, but the initial voltage generator By adopting (25), the Vin value is near the initial Vs value, allowing phase lock in a short time.

첨부된 도면 도 3a는 초기 전압 발생기가 없는 PLL 회로의 VCO의 입력 노드(Vin)의 파형을 도시한 것이며, 도 3b는 초기 전압 발생기를 가진 PLL 회로의 VCO의 입력 노드(Vin)의 파형을 도시한 것이다.The attached figure FIG. 3A shows the waveform of the input node Vin of the VCO of the PLL circuit without the initial voltage generator, and FIG. 3B shows the waveform of the input node Vin of the VCO of the PLL circuit with the initial voltage generator. It is.

이를 참조하면, 도 3a에 도시된 바와 같이 초기 전압 발생기가 없는 PLL 회로(도 1 참조)에서는 VCO의 입력 노드 Vin 값이 원하는 주파수를 출력해 내기 위한 Vs까지 도달하는 시간(lock-in time)이 매우 긴 반면, 도 3b에 도시된 바와 같이 초기 전압 발생기를 가진 PLL 회로(도 2 참조)는 Vs까지 도달하는 시간이 매우 짧은 특성을 보이고 있다.Referring to this, in the PLL circuit without the initial voltage generator as shown in FIG. 3A (see FIG. 1), the time at which the input node Vin of the VCO reaches Vs for outputting the desired frequency is shown. While very long, the PLL circuit with the initial voltage generator (see FIG. 2), as shown in FIG. 3B, exhibits a very short time to reach Vs.

첨부된 도면 도 4는 본 발명의 일 실시예에 따른 초기 전압 발생기의 회로구성을 도시한 것으로, 이하 이를 참조하여 설명한다.4 is a circuit diagram illustrating an initial voltage generator according to an exemplary embodiment of the present invention, which will be described below with reference to the drawings.

본 실시예에 따른 초기 전압 발생기는 전압을 발생시키는 전압 발생부(100)와 그 값으로 최종 출력 값을 결정하는 전압 결정부(200)로 구성된다.The initial voltage generator according to the present exemplary embodiment includes a voltage generator 100 that generates a voltage and a voltage determiner 200 that determines a final output value based on the value.

먼저, 전압 발생부(100)는 공급전원(Vdd)과 노드 f에 접속된 캐패시터(M0), 두 개의 인버터(I1, I2)로 구성되어 노드 f의 값을 반전시켜 래치하기 위한 래치(41), 래치(41)의 출력단인 노드 a와 접지전원(GND)에 접속된 캐패시터(M3), 노드 a의 값을 반전시키기 위한 인버터(I31), 인버터(I31)의 출력단인 노드 b와 GND에 접속된 캐패시터(M7), 노드 b의 값을 반전시키기 위한 인버터(I32), 인버터(I32)의 출력단인 노드 c와 Vdd에 접속된 캐패시터(M9), 노드 c의 값을 반전시키기 위한 인버터(I33), 인버터(I33)의 출력단인 노드 o와 GND에 접속된 캐패시터(M11), 노드 o에 제어 받아 노드 f를 방전시키기 위한 풀다운 NMOS(M12)로 구성된다. 각 캐패시터(M0, M3, M7, M9, M11)는 그 소오스와 드레인이 접속된 NMOS 및 PMOS로 구현하였다.First, the voltage generator 100 includes a supply power supply Vdd, a capacitor M0 connected to the node f, and two inverters I1 and I2 to invert and latch the value of the node f. Connected to node a, the output terminal of latch 41 and capacitor M3 connected to ground power supply GND, inverter I31 for inverting the value of node a, and node b and GND, the output terminal of inverter I31. Capacitor M7, an inverter I32 for inverting the value of node b, a capacitor M9 connected to nodes c and Vdd which are output terminals of the inverter I32, and an inverter I33 for inverting the value of node c. And a capacitor M11 connected to GND, an output terminal of the inverter I33, and a pull-down NMOS M12 for discharging the node f under the control of the node o. Each capacitor (M0, M3, M7, M9, M11) is implemented with NMOS and PMOS connected to the source and drain thereof.

다음으로, 전압 결정부(200)는 전압 발생부(100)의 출력단인 노드 o의 값을 반전시키기 위한 인버터(I34)와 그 출력을 반전시키기 위한 인버터(I35), 세 개의 인버터(I35, I45, I46)로 구성되어 인버터(I35)의 출력을 반전시켜 지연시키기 위한 반전지연부(42), 네 개의 인버터(I37, I38, I39, I40)로 구성되어 인버터(I35)의 출력을 지연시키기 위한 지연부(43), 반전지연부(42)와 지연부(43)의 출력에 제어 받아 출력단 out을 구동시키기 위한 출력 구동부(44)로 구성된다. 출력 구동부(44)는 풀업측에 다이오드 접속된 PMOS(M20) 및 풀업 PMOS(M21)을 구비하며,풀다운측에 다이오드 접속된 NMOS(M23) 및 풀다운 NMOS(M22)를 구비한다.Next, the voltage determiner 200 includes an inverter I34 for inverting the value of the node o which is the output terminal of the voltage generator 100, an inverter I35 for inverting its output, and three inverters I35 and I45. And an inverting delay unit 42 for inverting and delaying the output of the inverter I35 by using I46 and four inverters I37, I38, I39, and I40 for delaying the output of the inverter I35. It is composed of an output driver 44 for driving the output terminal out under the control of the delay unit 43, the inversion delay unit 42 and the delay unit 43. The output driver 44 includes a diode-connected PMOS M20 and a pull-up PMOS M21 on the pull-up side, and a diode-connected NMOS M23 and a pull-down NMOS M22 on the pull-down side.

이하, 그 동작을 설명한다.The operation will be described below.

먼저, 전압 발생부(100)의 각 캐패시터(M0, M3, M7, M9, M11)들은 전원이 램프-업(ramp-up)될 때 초기값을 결정해 준다. 노드 f는 Vdd, 노드 a는 GND, 노드 b는 GND, 노드 c는 Vdd, 노드 o는 GND를 따른다. 이때까지는 각 인버터나 트랜지스터는 재구실을 하지 못하다가 각 노드가 트랜지스터의 문턱 전압에 도달하면 동작을 시작하게 된다.First, each of the capacitors M0, M3, M7, M9, and M11 of the voltage generator 100 determines an initial value when the power supply is ramped up. Node f follows Vdd, node a follows GND, node b follows GND, node c follows Vdd, and node o follows GND. Until this time, each inverter or transistor can't rebuild, but starts when each node reaches the threshold voltage of the transistor.

노드 b의 경우, 처음에는 캐패시터(M7)에 의해 GND의 값을 갖지만 Vdd가 문턱 전압에 도달하면 인버터(131)의 PMOS가 턴온되면서 노드 b의 값은 Vdd로 변하게 된다. 이때, 다음 단의 노드 c는 Vdd에서 GND로, 노드 o는 Vdd로 변하게 되어 풀다운 NMOS(M12)를 턴온시키게 된다. 이렇게 되면, 노드 f의 값이 GND로 방전되면서 모든 노드의 값이 순차적으로 그리고 캐패시터의 지연 시간만큼의 시간을 갖고 변화하게 된다. 그리고 이 기간동안 전압 결정부(200)가 동작하게 된다.In the case of the node b, the capacitor M7 initially has the value of GND, but when Vdd reaches the threshold voltage, the value of the node b changes to Vdd while the PMOS of the inverter 131 is turned on. At this time, node c of the next stage is changed from Vdd to GND, and node o is changed to Vdd to turn on pull-down NMOS M12. This causes the value of node f to discharge to GND, so that the values of all nodes change sequentially and with the amount of time delayed by the capacitor. During this period, the voltage determination unit 200 operates.

결과적으로, 노드 o는 다시 GND가 되어 풀다운 NMOS(M12)를 오프시키게 되어, 노드 f의 값이 GND로 그대로 유지되도록 한다. 이때부터, 래치(41)는 일정한 값을 유지하여 노드 o의 값을 항상 GND로 유지시키는 역할을 하여 이 후부터는 전압 결정부(200)의 출력 구동부(44)가 동작하지 못하도록 한다.As a result, node o becomes GND again to turn off pull-down NMOS M12 so that the value of node f remains at GND. At this time, the latch 41 maintains a constant value to keep the value of the node o at GND so that the output driver 44 of the voltage determiner 200 cannot operate thereafter.

이 과정을 첨부된 도면 도 5에 각 노드별 전압 파형으로 도시하였다.This process is illustrated as a voltage waveform for each node in FIG. 5.

한편, 전압 결정부(200)는 전압 발생부(100)의 출력단인 노드 o의 값을 받아 원하는 전압 레벨을 생성해 주는 블럭으로, 반전지연부(42)와 지연부(43)는 입력신호를 약간의 시간을 두고 전달해주는 역할을 하여 출력 구동부(44)에 의해 전압이 결정될 때의 Vdd가 입력 신호가 들어올 때보다 높은 레벨에서 결정하게 만드는 역할을 하며, 출력 구동부(44)를 구성하는 모스 트랜지스터(M20, M21, M22, M23)는 그 각각의 크기에 의해 최종 출력 전압 레벨을 결정하게 된다.On the other hand, the voltage determiner 200 is a block for generating the desired voltage level by receiving the value of the node o, the output terminal of the voltage generator 100, the inversion delay unit 42 and the delay unit 43 is an input signal It plays a role of transmitting it for some time so that the Vdd when the voltage is determined by the output driver 44 is determined at a higher level than when the input signal is input, and the MOS transistor constituting the output driver 44. M20, M21, M22, and M23 determine the final output voltage level by their respective magnitudes.

첨부된 도면 도 6은 Vdd와 초기 전압 발생기(도 4 참조)의 출력 out의 파형을 도시한 것으로, 출력 out이 계속 같은 값을 유지하고 있는 이유는 출력에 로드(Load)가 없기 때문이다. 실제로 PLL 회로가 동작할 때는 파워가 램프-업하는 동안에 그 값이 결정되고 그 이후로는 그 노드(Vin)의 변화에 따르게 된다.6 is a diagram illustrating a waveform of the output out of the Vdd and the initial voltage generator (see FIG. 4). The reason why the output out remains the same is that there is no load on the output. Indeed, when the PLL circuit is operating, its value is determined during the ramp-up of the power, and thereafter, depending on the change of the node Vin.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

전술한 본 발명은 PLL의 동작에는 영향을 미치지 않으면서 PLL 회로가 초기 안정화되는 시간을 최소화함으로써 PLL 회로의 동작뿐만 아니라 전체적인 시스템을 효율을 극대화시키는 효과가 있다.The present invention described above has the effect of maximizing the efficiency of the overall system as well as the operation of the PLL circuit by minimizing the time that the PLL circuit is initially stabilized without affecting the operation of the PLL.

Claims (5)

기준 주파수와 비교 주파수를 비교하여 그 차이에 해당하는 에러 신호를 출력하는 위상주파수 검출 수단;Phase frequency detection means for comparing the reference frequency with the comparison frequency and outputting an error signal corresponding to the difference; 상기 위상주파수 검출 수단으로부터 상기 에러 신호를 입력받아 비교 전압을 생성하기 위한 차지 펌핑 수단;Charge pumping means for receiving the error signal from the phase frequency detecting means and generating a comparison voltage; 상기 비교 전압을 입력받아 상기 비교 주파수를 생성하기 위한 전압제어 발진 수단; 및Voltage controlled oscillation means for receiving the comparison voltage and generating the comparison frequency; And 상기 비교 전압이 인가되기 전에 상기 전압제어 발진 수단의 입력단을 상기 비교 전압에 근사한 초기 전압 레벨로 구동하기 위한 초기 전압 발생 수단Initial voltage generating means for driving the input terminal of the voltage controlled oscillation means to an initial voltage level close to the comparison voltage before the comparison voltage is applied. 을 구비하는 위상동기루프.Phase synchronization loop having a. 제1항에 있어서,The method of claim 1, 상기 차지 펌핑 수단으로부터 출력된 상기 비교 전압의 노이즈를 제거하기 위한 루프 필터링 수단을 더 구비하는 것을 특징으로 하는 위상동기루프.And a loop filtering means for removing noise of the comparison voltage output from the charge pumping means. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 초기 전압 발생 수단은,The initial voltage generating means, 파워가 램프-업되는 동안에만 인에이블되어 소정 전압을 출력하는 전압 발생부와,A voltage generator which is enabled only while the power is ramped up and outputs a predetermined voltage; 상기 전압 발생부의 출력을 입력받아 상기 초기 전압 레벨로 만들어 주기 위한 전압 결정부를 구비하는 것을 특징으로 하는 위상동기루프.And a voltage determiner configured to receive the output of the voltage generator and make the initial voltage level. 제3항에 있어서,The method of claim 3, 상기 전압 발생부는,The voltage generator, 공급전원(Vdd)과 제1 노드에 접속된 제1 캐패시터;A first capacitor connected to the power supply Vdd and the first node; 상기 제1 노드의 값을 반전시켜 래치하기 위한 래치부;A latch unit for inverting and latching a value of the first node; 상기 래치(41)의 출력단인 제2 노드와 접지전원(GND)에 접속된 제2 캐패시터;A second capacitor connected to a second node, which is an output terminal of the latch 41, and a ground power source (GND); 상기 제2 노드의 값을 반전시키기 위한 제1 인버터;A first inverter for inverting the value of the second node; 상기 제1 인버터의 출력단인 제3 노드와 접지전원에 접속된 제3 캐패시터;A third capacitor connected to a third node, which is an output terminal of the first inverter, and a ground power source; 상기 제3 노드의 값을 반전시키기 위한 제2 인버터;A second inverter for inverting the value of the third node; 상기 제2 인버터의 출력단인 제4 노드와 공급전원에 접속된 제4 캐패시터;A fourth capacitor connected to a fourth node, which is an output terminal of the second inverter, and a power supply; 상기 제4 노드의 값을 반전시키기 위한 제3 인버터;A third inverter for inverting the value of the fourth node; 상기 제3 인버터의 출력단인 제5 노드에 접속된 제5 캐패시터; 및A fifth capacitor connected to a fifth node which is an output terminal of the third inverter; And 상기 제5 노드의 값에 제어 받아 상기 제1 노드를 방전시키기 위한 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 위상동기루프.And a pull-down transistor for controlling the value of the fifth node to discharge the first node. 제3항에 있어서,The method of claim 3, 상기 전압 결정부는,The voltage determination unit, 상기 전압 생성부의 출력을 소정 시간만큼 지연시키기 위한 지연부;A delay unit for delaying the output of the voltage generator by a predetermined time; 상기 전압 생성부의 출력의 반전신호를 소정 시간만큼 지연시키기 위한 반전지연부; 및An inversion delay unit for delaying an inversion signal of the output of the voltage generator by a predetermined time; And 상기 지연부 및 상기 반전지연부의 출력에 제어 받아 상기 초기 전압 레벨을 출력하기 위한 출력 구동부를 구비하는 것을 특징으로 하는 위상동기루프.And an output driver for controlling the output of the delay unit and the inverting delay unit to output the initial voltage level.
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