KR20020041660A - Method and structure for the heterojunction bipola transistor - Google Patents
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Abstract
Description
본 발명은 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor)에 관한 것으로서, 더욱 상세하게는 초고주파 특성을 향상시킨 이종접합 바이폴라 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.The present invention relates to a heterojunction bipolar transistor (Heterojunction Bipolar Transistor), and more particularly to a structure and a manufacturing method of a heterojunction bipolar transistor with improved ultra-high frequency characteristics.
일반적으로 이종접합 바이폴라 트랜지스터는 이종접합의 구조적인 장점과 바이폴라 트랜지스터의 장점을 동시에 가져 초고주파 고출력 소자로 자주 사용되고 있다.In general, heterojunction bipolar transistors have both structural advantages of heterojunctions and advantages of bipolar transistors, and are frequently used as high-frequency high-output devices.
도 1은 일반적인 이종접합 바이폴라 트랜지스터의 구조를 나타낸 단면도이다. 도 1을 참조하면, 상기 이종접합 바이폴라 트랜지스터는 반도체 기판(2)의 상부에 형성된 콜렉터 접촉층(4)과, 콜렉터 접촉층(4)의 상부에 순차적으로 형성된콜렉터층(6) 및 베이스층(8)과, 콜렉터층(6) 및 베이스층(8)이 형성되지 않은 콜렉터 접촉층(4)의 상부에 형성된 콜렉터 전극(18)과, 베이스층(8)의 중앙 상부에 순차적으로 적층된 에미터 접촉층(10), 에미터층(12) 및 에미터 전극(14)과, 베이스층(8)의 상부에 형성된 베이스 전극(16)으로 구성된다.1 is a cross-sectional view illustrating a structure of a general heterojunction bipolar transistor. Referring to FIG. 1, the heterojunction bipolar transistor includes a collector contact layer 4 formed on the semiconductor substrate 2, a collector layer 6 and a base layer sequentially formed on the collector contact layer 4. 8), the collector electrode 18 formed on the collector contact layer 4 on which the collector layer 6 and the base layer 8 are not formed, and the emi sequentially stacked on the center of the base layer 8; And a base electrode 16 formed on the base contact layer 10, the emitter layer 12, the emitter electrode 14, and the base layer 8.
여기서, 상기 콜렉터 전극(18)은 순차 적층된 콜렉터층(6) 및 베이스층(8)에 대해 소정 간격 이격되어 형성되고, 베이스 전극(16) 또한 순차 적층된 에미터 접촉층(10), 에미터층(12) 및 에미터 전극(14)에 대해 소정 간격 이격되어 형성된다.Here, the collector electrodes 18 are formed to be spaced apart from each other by a predetermined interval with respect to the sequentially stacked collector layer 6 and the base layer 8, and the base electrode 16 is also sequentially stacked emitter contact layer 10, Emmy The spacer layer 12 and the emitter electrode 14 are spaced apart from each other by a predetermined interval.
그리고, 상기 콜렉터 접촉층(4), 콜렉터층(6), 에미터 접촉층(10), 에미터층(12)은 제 1도전형의 불순물이 도핑되어 있는 반면에, 상기 베이스층(8)은 제 2도전형 불순물이 도핑되어 있다.The collector contact layer 4, the collector layer 6, the emitter contact layer 10, and the emitter layer 12 are doped with impurities of the first conductivity type, while the base layer 8 is The second conductive impurity is doped.
이와 같은 이종접합 바이폴라 트랜지스터는 통상의 바이폴라 접합 트랜지스터(Bipolar Junction Transistor)와는 달리 에미터(Emitter) 영역에 베이스(Base) 영역보다 에너지 대역 갭(Energy Band Gap)이 큰 반도체 물질을 사용하여 베이스 영역에서 에미터 영역으로 소수 캐리어(Minority Carrier)가 주입되는 것을 억제함으로써, 전류 이득을 크게 향상시킨 소자이다. 이를 위해서, 베이스 영역의 도핑 농도(Doping Concentration)를 증가시키고 에미터 영역의 도핑 농도를 감소시킬 경우 어얼리 전압(Early Voltage), 전류이득 차단주파수 및 최대 발진주파수를 향상시킬 수 있는 효과가 있다.Unlike the conventional bipolar junction transistor, the heterojunction bipolar transistor uses a semiconductor material having a larger energy band gap in the emitter region than the base region in the base region. By suppressing the injection of minority carriers into the emitter region, it is a device that greatly improves the current gain. To this end, when the doping concentration in the base region is increased and the doping concentration in the emitter region is decreased, the early voltage, the current gain cutoff frequency, and the maximum oscillation frequency can be improved.
그러므로, 상술한 장점에 의해 이종접합 바이폴라 트랜지스터는 고속 동작, 고출력 등 우수한 전기적 특성을 지님으로써 디지털과 아날로그 및 초고주파 응용그리고 광전 집적 회로의 전류 구동 소자 등으로 광범위하게 활용되고 있다.Therefore, the heterojunction bipolar transistor has excellent electrical characteristics such as high speed operation and high output, and thus is widely used in digital, analog and ultra-high frequency applications, and current driving devices of photoelectric integrated circuits.
한편, 이종접합 바이폴라 트랜지스터의 고주파 특성을 나타내는 척도 중의 하나인 최대 발진주파수(fmax)는 소신호 전력이득이 1이 되는 주파수로 다음의 수학식1과 같이 구해진다.On the other hand, the maximum oscillation frequency (f max ), which is one of the measures indicating the high frequency characteristics of the heterojunction bipolar transistor, is a frequency at which the small signal power gain becomes 1, and is obtained by Equation 1 below.
여기서, ft는 전류이득 차단주파수, RB는 베이스 저항, CBC는 베이스-콜렉터 정전용량이다.Where f t is the current gain cutoff frequency, R B is the base resistance, and C BC is the base-collector capacitance.
그러므로, 고주파수 특성을 만족시키고자 이종접합 바이폴라 트랜지스터의 최대 발진주파수를 높일 경우 베이스저항 및 베이스-콜렉터 정전용량을 최소화하여야 한다.Therefore, if the maximum oscillation frequency of the heterojunction bipolar transistor is increased to satisfy the high frequency characteristics, the base resistance and the base-collector capacitance should be minimized.
그러나, 도 1의 일반적인 이종접합 바이폴라 트랜지스터의 경우에는 에미터 전극 하부에 바로 위치하는 내부 콜렉터층(Intrinsic Collector)에 의한 정전용량 이외에도 베이스 전극 하부에 존재하는 외부 콜렉터층(Extrinsic Collector)으로 인하여 베이스-콜렉터 정전용량이 커지기 때문에 고주파 특성을 높이는데 제한이 있었다.However, in the case of the general heterojunction bipolar transistor of FIG. 1, in addition to the capacitance caused by the intrinsic collector located directly under the emitter electrode, the base collector may be disposed due to the extrinsic collector present under the base electrode. As the collector capacitance increases, there is a limit to increasing the high frequency characteristics.
이에 따라, 이와 같은 베이스-콜렉터간 정전용량을 낮추어서 이종접합 바이폴라 트랜지스터의 고주파 특성을 극대화시킨 다양한 기술이 연구/개발되고 있다.Accordingly, various techniques for maximizing the high frequency characteristics of heterojunction bipolar transistors by lowering the base-collector capacitance are being researched and developed.
도 2는 종래 기술에 의해 고주파 특성을 고려하여 외부(Extrinsic) 콜렉터영역을 식각한 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도로서, 이 이종접합 바이폴라 트랜지스터는 베이스전극 하부의 외부 콜렉터층을 식각해서 제거한 것이다.FIG. 2 is a vertical cross-sectional view illustrating a structure of a heterojunction bipolar transistor in which an external collector region is etched by considering a high frequency characteristic according to the prior art, and the heterojunction bipolar transistor is removed by etching an external collector layer under the base electrode. will be.
즉, 이러한 종래 고주파 특성을 고려한 이종접합 바이폴라 트랜지스터는 반도체 기판(2)의 상부에 순차적으로 적층되고 제 1도전형의 불순물이 도핑된 콜렉터 접촉층(4) 및 제 1식각저지층(Etch Stop Layer)(5)과, 제 1식각저지층(5) 중앙 상부에 제 1도전형의 불순물이 도핑된 내부 콜렉터층(Intrinsic Collector)(6)과, 제 1식각저지층(5)과 동일한 크기를 갖고 제 1도전형의 불순물이 도핑되며 콜렉터층(6) 상부에 형성된 제 2식각저지층(7)과, 제 2식각저지층(7) 상부에 제 2도전형의 불순물이 도핑된 베이스층(8)과, 베이스층(8) 중앙 상부에 순차적으로 적층되고 제 1도전형 불순물이 도핑된 에미터층(10), 에미터 접촉층(12)과, 에미터 접촉층(12) 상부에 형성된 에미터 전극(14)과, 에미터 영역에 소정 간격 이격되어 베이스층(8)의 상측에 형성된 베이스 전극(16)과, 제 1식각저지층(5)과 소정 간격 이격되어 콜렉터 접촉층(4) 상부에 형성된 콜렉터 전극(18)을 포함한다. 게다가, 구조물의 에미터전극(14) 내지 에미터층(10) 측면과 베이스전극(16) 및 베이스층(8) 측면에는 절연물질로 된 제 1사이드월(20)을 추가할 수 있다. 또한, 상기 구조물의 모든 측면에는 제 1사이드월(20) 이외에 절연물질로 된 제 2사이드월(22)을 추가 형성할 수 있다.That is, the heterojunction bipolar transistor considering the conventional high frequency characteristics is a collector contact layer 4 and a first etch stop layer sequentially stacked on the semiconductor substrate 2 and doped with a first conductive type impurity. 5), an internal collector layer 6 doped with impurities of the first conductivity type on the center of the first etch stop layer 5, and the same size as the first etch stop layer 5, respectively. And a second etch stop layer 7 formed on the collector layer 6 and a base layer doped with a second conductivity type impurity on the second etch stop layer 7. 8), an emitter layer 10, an emitter contact layer 12, and an emitter formed on top of the emitter contact layer 12, which are sequentially stacked on the center of the base layer 8 and doped with a first conductivity type impurity. The first electrode 14, the base electrode 16 formed on the upper side of the base layer 8 at a predetermined interval from the emitter region, and the first etching bottom A layer (5) and are spaced apart a predetermined distance collector contact layer 4 of the collector electrode 18 formed thereon. In addition, a first sidewall 20 made of an insulating material may be added to the side of the emitter electrode 14 to the emitter layer 10 and the side of the base electrode 16 and the base layer 8 of the structure. In addition, the second sidewall 22 made of an insulating material may be additionally formed on all sides of the structure.
이와 같은 종래 기술에 의한 이종접합 바이폴라 트랜지스터는 에미터 전극 하부에 바로 위치하는 내부 콜렉터층(16)을 제외한 베이스 전극 하부에 존재하는외부 콜렉터층을 모두 식각해서 제거함으로써 베이스-콜렉터간의 정전용량을 줄여 고주파 특성을 높였다.The heterojunction bipolar transistor according to the related art reduces the capacitance between the base and the collector by etching and removing all the outer collector layers under the base electrode except for the inner collector layer 16 positioned directly under the emitter electrode. High frequency characteristics were improved.
이와 같이 외부 콜렉터층을 언더컷하는 종래 방법은 소정의 베이스층(8)을 마스킹하고 베이스층(8)과 제 2식각저지층(7)을 건식 또는 습식 식각법으로 식각한 후에 제 1사이드월(20)을 형성하고, 다시 소정의 베이스층(8)을 마스킹하고 제 1식각저지층(5) 및 제 2식각저지층(7)과 콜렉터층의 식각 선택비를 이용하여 베이스 전극 하부의 외부 콜렉터층을 선택 식각함으로써 이종접합 바이폴라 트랜지스터의 베이스-콜렉터간 정전용량을 줄인다.The conventional method of undercutting the outer collector layer as described above may mask the predetermined base layer 8, and etch the base layer 8 and the second etch stop layer 7 by dry or wet etching. 20), masking the predetermined base layer 8 again, and using the etch selectivity of the first etch stop layer 5, the second etch stop layer 7, and the collector layer, the outer collector under the base electrode. Selective etching of the layers reduces the base-collector capacitance of the heterojunction bipolar transistor.
하지만, 이 언더컷 방식은 이후 패키지 공정시 베이스 전극(16)과 외부 연결을 위한 패드 사이를 연결하는 금속층이 콜렉터층(6)의 언더컷 부위에서 끊어질 위험이 많아 수율 및 신뢰성이 저하되는 문제점이 있었다.However, this undercut method has a problem that the metal layer connecting between the base electrode 16 and the pad for external connection during the package process has a high risk of breaking at the undercut portion of the collector layer 6, thereby lowering the yield and reliability. .
이에, 상기 외부 콜렉터층 언더컷 방식의 문제점을 해결하기 위한 다른 기술이 제안되었다.Accordingly, another technique for solving the problem of the outer collector layer undercut scheme has been proposed.
도 3은 종래 기술에 의해 고주파 특성을 고려하여 외부 콜렉터 영역을 식각한 기판 전이형(Transferred Substrate) 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도이다.FIG. 3 is a vertical cross-sectional view illustrating a structure of a substrate transferred heterojunction bipolar transistor in which an external collector region is etched by considering a high frequency characteristic according to the related art.
도 3을 참조하면, 상기 기판 전이형 이종접합 바이폴라 트랜지스터 제조 기술은 베이스 전극(16)을 형성하는 공정까지 도 1과 동일하다. 베이스 전극(16) 제조 공정을 진행한 후에 구조물 전체에 제 1절연보호막(30)을 형성하고, 제 1절연보호막(30)의 콘택홀을 통해서 에미터 전극(14)과 연결되는 제 1금속배선(32)을 형성한다. 그리고 다시 두꺼운 제 2절연보호막(34)을 형성하고, 제 2절연보호막(34)의 콘택홀을 통해서 제 1금속배선(32)과 연결되는 제 2금속배선(36)을 형성한다. 그리고나서, 제 2금속배선(36)이 형성된 구조물을 새로운 반도체기판(38)에 부착하고, 상기 구조물에서 이전 반도체기판(2)을 제거한 후에 콜렉터 접촉층(4) 상부 표면에 콜렉터 전극(18)을 형성한 후 베이스전극(16) 하단의 외부 콜렉터층(6) 및 콜렉터 접촉층(4)을 완전히 식각한다.Referring to FIG. 3, the substrate transition type heterojunction bipolar transistor manufacturing technology is the same as that of FIG. 1 until the process of forming the base electrode 16. After the process of manufacturing the base electrode 16, the first insulating protection film 30 is formed on the entire structure, and the first metal wiring connected to the emitter electrode 14 through the contact hole of the first insulating protection film 30. To form 32. A thick second insulating protective film 34 is formed again, and a second metal wiring 36 connected to the first metal wiring 32 is formed through the contact hole of the second insulating protective film 34. Then, the structure on which the second metal wiring 36 is formed is attached to the new semiconductor substrate 38, and the collector electrode 18 is formed on the upper surface of the collector contact layer 4 after removing the previous semiconductor substrate 2 from the structure. After forming, the outer collector layer 6 and the collector contact layer 4 at the bottom of the base electrode 16 are completely etched.
이와 같이 종래 기술에 의한 기판 전이형 이종접합 바이폴라 트랜지스터의 제조 방법 또한 상술한 외부 콜렉터층 언더컷 방법과 동일하게 베이스 전극 하부의 외부 콜렉터층을 식각, 제거함으로써 이종접합 바이폴라 트랜지스터의 베이스-콜렉터간 정전용량을 줄여 소자의 고주파특성을 향상시킨다.As described above, the method of manufacturing a substrate transition type heterojunction bipolar transistor according to the related art is also performed by etching and removing the external collector layer under the base electrode in the same manner as the external collector layer undercut method described above. Reduce the frequency and improve the high frequency characteristics of the device.
그러나, 이 방법은 기판을 교체하는 번거로운 공정이 요구되기 때문에 기판을 래핑(lapping)하고 전이시키는 과정에서 수율이 악화되고 신뢰성 측면에서도 매우 불리하다는 문제점이 있었다.However, since this method requires a cumbersome process of replacing the substrate, there is a problem in that yield is deteriorated and reliability is very disadvantageous in the process of lapping and transferring the substrate.
본 발명의 목적은 이와 같은 종래 기술의 문제점들을 해결하기 위하여 콜렉터 층내의 에미터 금속 하부 부위를 제외한 베이스 전극 하부의 외부 콜렉터(Extrinsic Collector)층이 식각된 개구 영역을 형성함으로써 베이스-콜렉터 정전용량을 줄이고 베이스전극의 두께를 증가시켜 베이스저항 값을 줄임으로써 이종접합 바이폴라 트랜지스터의 최대 발진주파수를 높여 고주파 특성을 개선시킨 이종접합 바이폴라 트랜지스터의 구조를 제공하는 데 있다.SUMMARY OF THE INVENTION The object of the present invention is to solve the problems of the prior art by forming an opening region in which an Extrinsic Collector layer is etched under the base electrode except the lower part of the emitter metal in the collector layer. The present invention provides a structure of a heterojunction bipolar transistor having high frequency characteristics by increasing the maximum oscillation frequency of the heterojunction bipolar transistor by reducing the base resistance by increasing the thickness of the base electrode.
본 발명의 다른 목적은 베이스 전극내에 오픈 윈도우가 형성되는 마스크를 이용한 사진 및 식각 공정으로 베이스 전극 하부의 외부 콜렉터층이 식각된 개구 영역을 형성하고 그 베이스전극의 두께를 증가시킴으로써 이종접합 바이폴라 트랜지스터의 최대 발진주파수를 높여 고주파 특성을 개선시킨 이종접합 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.Another object of the present invention is to form an opening region in which an outer collector layer is etched under the base electrode and to increase the thickness of the base electrode in a photo and etching process using a mask in which an open window is formed in the base electrode. The present invention provides a method of manufacturing a heterojunction bipolar transistor in which the maximum oscillation frequency is improved to improve high frequency characteristics.
이러한 목적을 달성하기 위하여 본 발명은 이종 접합 바이폴라 트랜지스터에 있어서, 반도체 기판의 상부에 형성된 제 1도전형의 불순물이 도핑된 콜렉터 접촉층과, 콜렉터 접촉층 중앙 상부에 순차적으로 적층되고 제 1도전형의 불순물이 도핑된 제 1식각저지층, 제 1도전형의 불순물이 도핑된 콜렉터층, 제 1도전형의 불순물이 도핑된 제 2식각저지층, 및 제 2도전형의 불순물이 도핑된 베이스층과, 상기 적층된 제 1식각저지층, 콜렉터층, 제 2식각저지층, 및 베이스층과 소정 간격 이격되어 제 1식각저지층이 형성되지 않는 콜렉터 접촉층의 외곽 상부에 형성된 콜렉터 전극과, 베이스층 상부에 순차적으로 적층된 제 1도전형의 불순물이 도핑된 에미터층, 제 1도전형의 불순물이 도핑된 에미터 접촉층, 및 에미터 전극과, 상기 적층된 에미터층, 에미터 접촉층, 및 에미터 전극과 소정 간격 이격되어 베이스층의 상측에 형성되고 에미터 부위를 제외한 외측 콜렉터층 내부가 일정 공간 식각된 개구 영역을 정의하는 베이스 오픈 윈도우를 갖는 베이스 전극과, 베이스 전극 하부에 대응하는 외부 콜렉터층 내부가 식각된 개구 영역을 포함한다.In order to achieve the above object, the present invention provides a heterojunction bipolar transistor comprising: a collector contact layer doped with impurities of a first conductivity type formed on an upper portion of a semiconductor substrate; A first etch stop layer doped with an impurity, a collector layer doped with an impurity of a first conductivity type, a second etch stop layer doped with an impurity of a first conductivity type, and a base layer doped with an impurity of a second conductivity type And a collector electrode formed on an outer upper portion of the collector contact layer in which the first etch stop layer is spaced apart from the stacked first etch stop layer, the collector layer, the second etch stop layer, and the base layer, and the first etch stop layer is not formed. An emitter layer doped with an impurity of a first conductivity type sequentially stacked on top of the layer, an emitter contact layer doped with an impurity of a first conductivity type, and an emitter electrode; and the stacked emitter layer and emitter contact A base electrode having a base open window formed on an upper side of the base layer spaced apart from the emitter electrode by a predetermined distance and defining an opening region in which the inside of the outer collector layer except the emitter portion is etched in a predetermined space; The corresponding outer collector layer interior includes an etched opening area.
이러한 다른 목적을 달성하기 위하여 본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 있어서, 반도체 기판의 상부에 순차적으로 제 1도전형의 불순물이도핑된 콜렉터 접촉층, 제 1식각저지층, 콜렉터층, 및 제 2식각저지층을 형성하는 단계와, 제 2식각저지층 상부에 제2도전형의 불순물이 도핑된 베이스층을 형성하는 단계와, 베이스층 상부에 순차적으로 제1도전형 불순물이 도핑된 에미터층 및 에미터 접촉층을 형성하는 단계와, 에미터 접촉층의 상부에 에미터 전극을 형성하는 단계와, 에미터 전극에 맞추어 에미터 접촉층 및 에미터층을 식각하는 단계와, 순차 적층된 에미터층, 에미터 접촉층, 에미터 전극과 소정 간격 이격되고 베이스 오픈 윈도우 형태를 포함한 베이스 전극을 형성하는 단계와, 상기 구조물에서 에미터 전극 및 베이스 전극을 포함하는 소정의 영역을 마스킹하고 베이스층, 제 2식각저지층, 콜렉터층, 및 제 1식각저지층을 순차 식각하는 단계와, 식각된 베이스층, 제 2식각저지층, 콜렉터층, 제 1식각저지층과 소정간격 이격되도록 콜렉터 접촉층 상부에 콜렉터 전극을 형성하는 단계와, 베이스 오픈 윈도우를 제외한 기판 전체를 마스킹하고 베이스층과 제 2식각저지층을 식각하여 홀을 형성하는 단계와, 베이스 오픈 윈도우를 제외한 기판 전체를 마스킹한 상태로 홀을 통해서 베이스 전극 하부에 대응하는 콜렉터층 내부를 식각하여 개구 영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of manufacturing a heterojunction bipolar transistor, comprising: a collector contact layer, a first etch stop layer, a collector layer, and a dopant doped with a first conductivity type on top of a semiconductor substrate; Forming a second etch stop layer, forming a base layer doped with a second conductive impurity on the second etch stop layer, and an emi doped with a first conductive impurity on the base layer sequentially Forming an emitter contact layer and an emitter contact layer, forming an emitter electrode on top of the emitter contact layer, etching the emitter contact layer and the emitter layer in accordance with the emitter electrode, and sequentially stacking the emi Forming a base electrode spaced apart from the emitter layer, the emitter contact layer, and the emitter electrode, the base electrode comprising a base open window shape, the emitter electrode and the base electrode in the structure; Masking a predetermined region including the pole and sequentially etching the base layer, the second etch stop layer, the collector layer, and the first etch stop layer, and the etched base layer, the second etch stop layer, the collector layer, and the first layer. Forming a collector electrode on the collector contact layer so as to be spaced apart from the etch stop layer by a predetermined distance, masking the entire substrate except the base open window, and etching the base layer and the second etch stop layer to form holes; And etching the inside of the collector layer corresponding to the lower portion of the base electrode through the hole while masking the entire substrate except for the base open window to form an opening region.
그러므로, 본 발명의 이종접합 바이폴라 트랜지스터의 구조 및 그 제조 방법에 의하면, 베이스 전극의 베이스 오픈 윈도우를 통해 드러난 베이스층 및 제 2식각저지층을 식각해서 홀을 형성하고 그 홀을 통해 건식 또는 습식 식각으로 베이스 전극 하부의 외부 콜렉터층을 식각하여 개구 영역을 형성함으로써 전체 콜렉터층의 면적이 크게 줄어들고 이로 인해 베이스-콜렉터간의 정전용량이 감소된다.Therefore, according to the structure of the heterojunction bipolar transistor of the present invention and a method of manufacturing the same, a hole is formed by etching the base layer and the second etch stop layer exposed through the base open window of the base electrode, and dry or wet etching through the hole. By etching the outer collector layer below the base electrode to form an opening region, the area of the entire collector layer is greatly reduced, thereby reducing the capacitance between the base and the collector.
게다가, 본 발명은 상기 베이스 전극의 베이스 오픈 윈도우와 개구 영역에 절연막으로 이루어진 사이드월을 형성하여 외부 콜렉터 식각 부위를 보호함과 동시에 베이스 오픈 윈도우를 막은 후에 베이스 전극 상부에 추가의 베이스 전극을 형성하여 베이스 전극의 저항값과 피디저항을 크게 줄일 수 있다.In addition, the present invention forms a sidewall made of an insulating film in the base open window and the opening region of the base electrode to protect the outer collector etching portion and at the same time to form an additional base electrode on the base electrode after blocking the base open window. The resistance value and the PD resistance of the base electrode can be greatly reduced.
도 1은 일반적인 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도,1 is a vertical cross-sectional view showing a structure of a general heterojunction bipolar transistor;
도 2는 종래 기술에 의해 고주파 특성을 고려하여 외부(Extrinsic) 콜렉터 영역을 식각한 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도,FIG. 2 is a vertical cross-sectional view illustrating a structure of a heterojunction bipolar transistor in which an extrinsic collector region is etched by considering a high frequency characteristic according to the related art; FIG.
도 3은 종래 기술에 의해 고주파 특성을 고려하여 외부 콜렉터 영역을 식각한 기판 전이형(Transferred Substrate) 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도,3 is a vertical cross-sectional view illustrating a structure of a substrate transition heterojunction bipolar transistor in which an external collector region is etched by considering a high frequency characteristic according to the prior art;
도 4는 본 발명에 따라 고주파 특성을 달성한 이종접합 바이폴라 트랜지스터의 레이아웃도,4 is a layout view of a heterojunction bipolar transistor achieving high frequency characteristics according to the present invention;
도 5a 및 도 5b는 각각 도 4의 A-A' 선 및 B-B' 방향에서 바라본 본 발명의 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도들,5A and 5B are vertical cross-sectional views showing the structure of the heterojunction bipolar transistor of the present invention as viewed from the A-A 'line and the B-B' direction of FIG. 4, respectively;
도 6a 내지 도 6f는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 공정 순서도.6A to 6F are flowcharts illustrating a method of manufacturing a heterojunction bipolar transistor according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100 : 반도체 기판 102 : 콜렉터 접촉층100 semiconductor substrate 102 collector contact layer
104 : 제 1식각저지층 106 : 콜렉터층104: first etch stop layer 106: collector layer
108 : 제 2식각저지층 110 : 베이스층108: second etch stop layer 110: base layer
120 : 에미터층 130 : 에미터 접촉층120: emitter layer 130: emitter contact layer
140 : 에미터 전극 150 : 제 1베이스 전극140 emitter electrode 150 first base electrode
160 : 콜렉터 전극 170 : 제 1사이드월160: collector electrode 170: first side wall
180 : 외부 콜렉터(Extrinsic Collector)의 개구 영역180: opening area of the Extrinsic Collector
190a, 190b : 제 2사이드월 200 : 제 2베이스 전극190a, 190b: second sidewall 200: second base electrode
210 : 베이스 오픈 윈도우 220 : 베이스-콜렉터 식각 마스크210: base open window 220: base-collector etching mask
이하 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 4는 본 발명에 따라 고주파 특성을 달성한 이종접합 바이폴라 트랜지스터의 레이아웃도이다.4 is a layout diagram of a heterojunction bipolar transistor achieving high frequency characteristics according to the present invention.
도 4를 참조하면, 본 발명의 이종접합 바이폴라 트랜지스터는 베이스전극(150)에 베이스 오픈 윈도우(210)를 포함하고 있어 이 윈도우(210)를 통해 콜렉터층의 내부를 제외한 외부 콜렉터층을 식각하여 개구 영역을 형성함으로써 콜렉터층의 면적을 크게 줄인다. 이로 인해, 상술한 수학식 1에 표시된 이종접합 바이폴라 트랜지스터의 최대 발진주파수(fmax),에서 베이스-콜렉터간 정전용량(CBC)이 줄어들어 소자의 초고주파 특성을 개선할 수 있다.Referring to FIG. 4, the heterojunction bipolar transistor of the present invention includes a base open window 210 in the base electrode 150 to etch and open an external collector layer excluding the inside of the collector layer through the window 210. By forming a region, the area of the collector layer is greatly reduced. For this reason, the maximum oscillation frequency f max of the heterojunction bipolar transistor represented by Equation 1, The base-collector capacitance (C BC ) can be reduced to improve the device's ultra-high frequency characteristics.
이때, 베이스 오픈 윈도우(210)를 형성하기 위한 마스크 패턴 형태는 정사각형, 직사각형, 소정의 다각형 및 원형 중에서 어느 하나로 한다.In this case, the mask pattern form for forming the base open window 210 is any one of a square, a rectangle, a predetermined polygon, and a circle.
도 5a 및 도 5b는 각각 도 4의 A-A' 선 및 B-B' 방향에서 바라본 본 발명의 이종접합 바이폴라 트랜지스터의 구조를 나타낸 수직 단면도들이다.5A and 5B are vertical cross-sectional views illustrating the structure of the heterojunction bipolar transistor of the present invention as viewed from the A-A 'line and the B-B' direction of FIG. 4, respectively.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 이종접합 바이폴라 트랜지스터는 반도체 기판(100)의 상부에 형성된 콜렉터 접촉층(102)과, 콜렉터 접촉층(102) 중앙 상부에 순차적으로 적층된 제 1식각저지층(104), 콜렉터층(106), 제 2식각저지층(108), 및 베이스층(110)과, 제 1식각저지층(104)이 형성되지 않는 콜렉터 접촉층(102)의 외곽 상부에 형성된 콜렉터 전극(160)과, 베이스층(110) 상부에 순차적으로 적층된 에미터층(120), 에미터 접촉층(130), 및 에미터 전극(140)과, 베이스층(110)의 상측에 형성되고 에미터 부위를 제외한 외측 콜렉터층 내부가 일정 공간 식각된 개구 영역을 정의하는 베이스 오픈 윈도우를 갖는 베이스 전극(150)과, 베이스 전극(150) 하부에 대응하는 외부 콜렉터층 내부가 식각된 개구 영역(180)으로 구성된다.As shown in FIGS. 5A and 5B, the heterojunction bipolar transistor of the present invention may be formed by sequentially stacking a collector contact layer 102 formed on the semiconductor substrate 100 and a center of the collector contact layer 102. 1, the etch stop layer 104, the collector layer 106, the second etch stop layer 108, and the base layer 110 and the collector contact layer 102 on which the first etch stop layer 104 is not formed. The collector electrode 160 formed on the outer top, the emitter layer 120, the emitter contact layer 130, and the emitter electrode 140 sequentially stacked on the base layer 110, and the base layer 110. A base electrode 150 having a base open window formed on an upper side of the outer collector layer excluding an emitter portion and defining an opening region etched in a predetermined space, and an outer collector layer inner portion corresponding to a lower portion of the base electrode 150 Etched opening region 180.
여기서, 상기 콜렉터 접촉층(102)과 제 1식각저지층(104), 콜렉터층(106), 및 제 2식각저지층(108)은 제 1도전형의 불순물이 도핑되어 있다. 그리고 상기 베이스층(110)은 제 2도전형의 불순물이 도핑되어 있다. 또한 상기 에미터층(120) 및 에미터 접촉층(130)은 제 1도전형의 불순물이 도핑되어 있다.Here, the collector contact layer 102, the first etch stop layer 104, the collector layer 106, and the second etch stop layer 108 are doped with impurities of a first conductivity type. The base layer 110 is doped with impurities of the second conductive type. In addition, the emitter layer 120 and the emitter contact layer 130 are doped with impurities of the first conductivity type.
한편, 상기 콜렉터 전극(160)은 상기 적층된 제 1식각저지층(104), 콜렉터층(106), 제 2식각저지층(108), 및 베이스층(110)과 소정 간격 이격되어 있고, 상기 베이스 전극(160)도 상기 적층된 에미터층(120), 에미터 접촉층(130), 및 에미터 전극(140)과 소정 간격 이격되어 있다.Meanwhile, the collector electrode 160 is spaced apart from the stacked first etch stop layer 104, the collector layer 106, the second etch stop layer 108, and the base layer 110 by a predetermined interval. The base electrode 160 is also spaced apart from the stacked emitter layer 120, the emitter contact layer 130, and the emitter electrode 140 by a predetermined distance.
그리고, 본 발명의 상기 개구 영역(180)과 베이스 전극(150)의 베이스 오픈 윈도우 영역 사이에는 수직으로 제 2식각저지층(108) 및 베이스층(110)을 관통하는홀(도면 부호 212로 표기)이 형성된다.In addition, a hole penetrating the second etch stop layer 108 and the base layer 110 vertically between the opening area 180 and the base open window area of the base electrode 150 of the present invention (denoted by reference numeral 212). ) Is formed.
또한, 본 발명의 상기 홀(212) 내측에는 절연 물질로된 제 1사이드월(170)이 추가 형성되어 추후 외부 콜렉터 영역 식각시 식각선택성이 없는 베이스층(11)이 식각되는 것을 방지한다. 이 제 1사이드월(170)은 상기 홀 내측 이외에 베이스 전극(150)의 외측면과, 순차 적층된 에미터층(120), 에미터 접촉층(130) 및 에미터 전극(140)의 외측면과, 순차 적층된 제 1식각저지층(104), 콜렉터층(106), 제 2식각저지층(108) 및 베이스층(110)의 외측면과, 콜렉터 전극(160)의 외측면 중에서 어느 하나에도 형성될 수 있다.In addition, a first sidewall 170 made of an insulating material is further formed inside the hole 212 to prevent the base layer 11 having no etch selectivity from being etched later when the outer collector region is etched. The first sidewall 170 may include an outer side surface of the base electrode 150 in addition to the inner side of the hole, an outer side surface of the emitter layer 120, the emitter contact layer 130, and the emitter electrode 140 that are sequentially stacked. Any one of the outer surfaces of the first etch stop layer 104, the collector layer 106, the second etch stop layer 108 and the base layer 110, and the outer surface of the collector electrode 160 are sequentially stacked. Can be formed.
또한, 본 발명의 상기 홀(212) 및 개구 영역(180) 내측에는 절연 물질로된 제 2사이드월(190a)이 추가 형성될 수 있다. 이때, 제 2사이드월(190a)의 두께에 의해 상기 홀(212)이 막히게된다. 이 홀(212) 및 개구 영역(180) 내측 이외에 베이스 전극(150)의 외측면, 순차 적층된 에미터층(120), 에미터 접촉층(130) 및 에미터 전극(140)의 외측면, 순차 적층된 제 1식각저지층(104), 콜렉터층(106), 제 2식각저지층(108) 및 베이스층(110), 또는 콜렉터 전극(160)의 외측면에도 절연 물질로 된 제 2사이드월(190b)이 형성될 수 있다.In addition, a second sidewall 190a made of an insulating material may be further formed inside the hole 212 and the opening region 180 of the present invention. At this time, the hole 212 is blocked by the thickness of the second sidewall 190a. The outer surface of the base electrode 150, the emitter layer 120, the emitter contact layer 130, and the outer surface of the emitter electrode 140, which are sequentially stacked in addition to the inside of the hole 212 and the opening region 180, are sequentially A second sidewall made of an insulating material on the first etch stop layer 104, the collector layer 106, the second etch stop layer 108 and the base layer 110, or the outer surface of the collector electrode 160 190b may be formed.
또한, 본 발명의 이종접합 바이폴라 트랜지스터는 베이스 전극(150) 상부에 베이스 오픈 윈도우를 덮는 추가의 베이스 전극(200)을 더 포함한다. 이후부터 기판을 기준으로 기판에 가까운 하층의 베이스 전극(150)을 제 1베이스 전극, 기판에서 먼 상층의 베이스 전극(200)을 제 2베이스 전극으로 표기한다.In addition, the heterojunction bipolar transistor of the present invention further includes an additional base electrode 200 covering the base open window on the base electrode 150. Thereafter, the lower base electrode 150 near the substrate is referred to as a first base electrode and the upper base electrode 200 far from the substrate as a second base electrode.
도 6a 내지 도 6f는 본 발명에 따른 이종접합 바이폴라 트랜지스터의 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 본 발명의 제조 방법은 다음과 같다. 본 실시예의 제조 공정은 InGaP/GaAs 이종접합 바이폴라 트랜지스터를 예로 들어 설명하는 바, 당 분야에 종사하는 자라면 AlGaAs/GaAs, AlGaAs/InGaAs, InGaP/InGaAs, InAlAs/InGaAs, InP/InGaAs 이종접합 바이폴라 트랜지스터 등과 같은 이종접합 바이폴라 트랜지스터에서도 적용이 가능하다.6A through 6F are flowcharts illustrating a method of manufacturing a heterojunction bipolar transistor according to the present invention. Referring to these drawings, the method of the present invention is as follows. The fabrication process of the present embodiment is described using an InGaP / GaAs heterojunction bipolar transistor as an example, and those skilled in the art are AlGaAs / GaAs, AlGaAs / InGaAs, InGaP / InGaAs, InAlAs / InGaAs, InP / InGaAs heterojunction bipolar transistors. The present invention is also applicable to heterojunction bipolar transistors such as the above.
우선 도 6a에 도시된 바와 같이, 반도체 기판으로서 GaAs 기판(100)의 상부에 순차적으로 제 1도전형 불순물이 도핑된 콜렉터 접촉층(102), 제 1식각저지층(104), 콜렉터층(106), 및 제 2식각저지층(108)을 형성한다. 그 위에 제 2도전형의 불순물이 도핑된 베이스층(110)을 형성한다. 그리고 베이스층(110) 상부에 순차적으로 제 1도전형 불순물이 도핑된 에미터층(120) 및 에미터 접촉층(130)을 형성한다.First, as shown in FIG. 6A, as a semiconductor substrate, a collector contact layer 102, a first etch stop layer 104, and a collector layer 106 sequentially doped with a first conductivity type impurity on top of a GaAs substrate 100. ), And a second etch stop layer 108. The base layer 110 doped with impurities of the second conductivity type is formed thereon. The emitter layer 120 and the emitter contact layer 130 doped with the first conductive type impurity are sequentially formed on the base layer 110.
이때 콜렉터 접촉층(102)은 제 1도전형 불순물로서 N형 불순물이 고농도로 N+ GaAs층으로 이루어지는데, 이처럼 콜렉터 접촉층(102)을 N+로 도핑하는 이유는 이후 형성될 콜렉터 전극(160)과의 오믹 콘택(Ohmic Contact)을 이루기 위함이다. 그리고 본 실시예에서는 콜렉터 접촉층(102)의 두께를 2,000Å∼8,000Å의 범위 내에서 정하는 것이 바람직하며 더욱 바람직하게는 약 6,000Å 정도의 두께로 형성한다.In this case, the collector contact layer 102 is formed of an N + GaAs layer having a high concentration of N-type impurities as the first conductivity type impurities. Thus, the reason for doping the collector contact layer 102 with N + is the collector electrode 160 to be formed later. This is to achieve ohmic contact of. In the present embodiment, the thickness of the collector contact layer 102 is preferably set within the range of 2,000 kPa to 8,000 kPa, more preferably about 6,000 kPa.
상기 제 1식각저지층(104)은 InGaP 또는 InP 등과 같은 식각저지 물질을 사용하고, N형 불순물의 도핑 농도를 이후 형성될 콜렉터층(106)과 비슷하거나 더 높게 하는 것이 바람직하다. 그리고, 그 두께는 100Å∼1000Å의 범위로 형성한다.The first etch stop layer 104 is preferably an etch stop material such as InGaP or InP, and the doping concentration of the N-type impurities is similar to or higher than that of the collector layer 106 to be formed later. And the thickness is formed in the range of 100 kV-1000 kV.
그리고, 상기 콜렉터층(106)은 실리콘 등의 N형 불순물을 도핑한 GaAs로 형성하는데, 그 두께는 2,000Å∼3,0000Å의 범위 내에서 형성한다.The collector layer 106 is formed of GaAs doped with an N-type impurity such as silicon, and has a thickness in the range of 2,000 GPa to 30000 GPa.
상기 제 2식각저지층(108)은 InGaP 또는 InP 등과 같은 식각저지 물질을 사용하고, 도핑 불순물을 N형으로 하고 그 농도를 콜렉터층(106)과 비슷하게 한다. 이때, 제 2식각저지층(108)의 두께는 100Å∼1000Å의 범위로 정하는 것이 바람직하다.The second etch stop layer 108 uses an etch stop material such as InGaP or InP, and the doping impurity is N-type and the concentration is similar to the collector layer 106. At this time, the thickness of the second etch stop layer 108 is preferably set in the range of 100 kPa to 1000 kPa.
그리고, 베이스층(110)은 제 2불순물로서 P형 불순물이 고농도로 도핑된 P+ GaAs층으로 형성된다. 이때, P형 불순물로는 탄소(Carbon) 이나 베릴륨(Beryllium) 등을 사용하는 것이 바람직하며, P+로 고농도 도핑하는 이유는 베이스측의 저항을 감소시키기 위해서이다. 그리고 베이스층(110)의 두께는 500Å∼1,400Å의 범위내에서 형성하는 것이 바람직하다.The base layer 110 is formed of a P + GaAs layer doped with a high concentration of P-type impurities as a second impurity. At this time, it is preferable to use carbon, beryllium, or the like as the P-type impurity, and the reason for high doping with P + is to reduce the resistance at the base side. The thickness of the base layer 110 is preferably formed within the range of 500 kPa to 1,400 kPa.
또한, 에미터층(120)은 제 1불순물로서 N형 불순물을 도핑한 InGaP층으로 이루어진다. 그리고, 에미터 접촉층(130)은 제 1불순물로서 N형 불순물이 고농도 도핑된 N+ GaAs 또는 N+ InGaAs층으로 이루어지고 그 두께는 200Å∼5,000Å의 범위로 형성한다. 이때, 에미터 접촉층(130)을 N+로 도핑하는 이유는 에미터 전극(140)과의 오믹 컨택을 이루기 위해서이다.In addition, the emitter layer 120 is formed of an InGaP layer doped with N-type impurities as the first impurity. The emitter contact layer 130 is formed of an N + GaAs or N + InGaAs layer doped with N-type impurities as the first impurity, and has a thickness in the range of 200 kV to 5,000 kPa. In this case, the reason for doping the emitter contact layer 130 with N + is to make an ohmic contact with the emitter electrode 140.
그 다음 도 6b에 도시된 바와 같이, 에미터 접촉층(130) 상부에 에미터 마스크를 이용한 사진식각 공정을 실시하고 도전 물질을 증착한 후 리프트오프(Lift-off)함으로써 상기 도전 물질을 패터닝하여 에미터 전극(140)을 형성한다. 그리고 에미터 전극(140) 자체를 마스크로 하거나, 에미터 전극(140)을 포함한 소정간격더 넓은 면적을 포토레지스트(Photoresist) 패턴을 형성하고 이 포토레지스트 패턴에 맞추어 에미터 접촉층(130) 및 에미터층(120)을 식각한다.6B, the conductive material is patterned by performing a photolithography process using an emitter mask on the emitter contact layer 130, depositing a conductive material, and then lifting off. Emitter electrode 140 is formed. The emitter electrode 140 itself is used as a mask, or a photoresist pattern is formed over a predetermined interval including the emitter electrode 140 and the emitter contact layer 130 and the photoresist pattern are matched with the photoresist pattern. The emitter layer 120 is etched.
이어서 도 6c에 도시된 바와 같이 순차 적층된 에미터층(120), 에미터 접촉층(130), 에미터 전극(140)과 소정 간격 이격되고 베이스 오픈 윈도우(210)를 포함한 제 1베이스 전극(150)을 형성한다. 이때, 제 1베이스 전극(150)의 상세한 제조 공정은 이후 베이스 전극이 형성될 예정 영역을 정의하는 포토레지스트 패턴(미도시함)을 형성하고 기판 전면에 도전물질을 증착한 후 리프트 오프(Lift-off)함으로써 상기 도전 물질을 패터닝하여 제 1베이스 전극(150)을 형성한다. 더욱이 상기 포토레지스트 패턴 제조시 베이스 오픈 윈도우(210)를 정의하는 마스크를 이용할 수도 있거나, 제 1베이스 전극(150)을 제조한 다음에 도 4에 도시된 윈도우 마스크를 이용한 사진 및 식각 공정으로 베이스 전극(150)내에 베이스 오픈 윈도우(210)를 패터닝할 수도 있다. 이와 같이 본 발명은 베이스 오픈 윈도우(210)를 통해 이후 콜렉터층(106) 중에서 베이스전극(150) 하부의 외부 콜렉터 영역만을 선택적으로 제거하는데 용이해진다.Subsequently, as shown in FIG. 6C, the first base electrode 150 spaced apart from the emitter layer 120, the emitter contact layer 130, and the emitter electrode 140 which are sequentially stacked, and includes the base open window 210. ). In this case, a detailed manufacturing process of the first base electrode 150 is then formed by forming a photoresist pattern (not shown) defining a region where the base electrode is to be formed, depositing a conductive material on the entire surface of the substrate, and then lifting the lift-off. off) to pattern the conductive material to form the first base electrode 150. Further, when manufacturing the photoresist pattern, a mask defining the base open window 210 may be used, or after manufacturing the first base electrode 150, the base electrode is formed by a photo and etching process using the window mask shown in FIG. 4. The base open window 210 may be patterned within 150. As described above, the present invention facilitates selectively removing only the outer collector region under the base electrode 150 from the collector layer 106 through the base open window 210.
그 다음, 상기 구조물에서 에미터 전극(140) 및 베이스 전극(150) 부위를 포함하는 소정의 영역을 마스킹하는 포토레지스트 패턴을 형성하고 건식 또는 습식 식각 공정으로 상기 적층된 베이스층(110), 제 2식각저지층(108), 콜렉터층(106), 및 제 1식각저지층(104)을 정렬되게 식각하여 이후에 형성될 콜렉터 전극 부위의 콜렉터 접촉층(102)이 드러나도록 한다.Next, a photoresist pattern for masking a predetermined region including the emitter electrode 140 and the base electrode 150 in the structure is formed, and the stacked base layer 110 is formed by a dry or wet etching process. The etch stop layer 108, the collector layer 106, and the first etch stop layer 104 are etched in alignment so that the collector contact layer 102 of the collector electrode portion to be formed later is exposed.
그리고 상기 포토레지스트 패턴을 제거하고 콜렉터 전극 마스크를 이용한 사진식각 공정을 진행하여 상기 기판 전면에 도전물질을 증착한 후 리프트 오프(Lift-off)함으로써 상기 식각된 베이스층(110), 제 2식각저지층(108), 콜렉터층(106), 및 제 1식각저지층(104)과 소정간격 이격되도록 상기 도전물질을 패터닝하여 콜렉터 접촉층(102) 상부에 콜렉터 전극(160)을 형성한다.The photoresist pattern is removed and a photolithography process using a collector electrode mask is performed to deposit a conductive material on the entire surface of the substrate, and then lift-off the etched base layer 110 and the second etch stop. The conductive material is patterned to be spaced apart from the layer 108, the collector layer 106, and the first etch stop layer 104 by a predetermined distance to form a collector electrode 160 on the collector contact layer 102.
그리고나서 상기 에미터 전극(140)/ 베이스전극(150)/ 콜렉터 전극(160)들과 접촉된 각 접촉층사이의 접촉 저항을 줄이기 위하여 열처리를 실시한다.Then, heat treatment is performed to reduce contact resistance between each of the contact layers in contact with the emitter electrode 140 / base electrode 150 / collector electrodes 160.
그 다음 도 6d에 도시된 바와 같이, 베이스 오픈 윈도우를 제외한 기판 전체를 마스킹하고 베이스층(110)과 제 2식각저지층(108)을 식각하여 베이스 오픈 윈도우 영역에 대응하는 위치에 외부 콜렉터층(106) 표면이 노출되는 홀(212)을 형성한다.Then, as shown in FIG. 6D, the entire substrate except for the base open window is masked, and the base layer 110 and the second etch stop layer 108 are etched to form an outer collector layer ( 106 forms a hole 212 to which the surface is exposed.
그리고, 상기 결과물에 절연막을 증착하고 홀(212) 내측에만 절연막을 남도록 건식 식각해서 제 1사이드월(170)을 형성한다. 이때, 제 1사이드월(170)은 이후 홀(212)을 통해서 외부 콜렉터층(106)을 식각할 때 식각 선택도가 없는 베이스층(110)이 함께 식각되는 것을 막기 위하여 필요하다. 제 1사이드월(170)은 홀(212) 내측뿐만이 아니라 구조물의 사이 공간에도 형성될 수 있다. 이를 위해서는 절연막을 기판 전면에 모두 증착하고 바로 건식 식각 공정을 진행하면 된다.In addition, an insulating film is deposited on the resultant product, and the first sidewall 170 is formed by dry etching so that the insulating film remains only inside the hole 212. In this case, the first sidewall 170 is necessary to prevent the base layer 110 without etching selectivity from being etched together when etching the outer collector layer 106 through the hole 212. The first sidewall 170 may be formed not only inside the hole 212 but also in the space between the structures. To do this, the insulating film is deposited on the entire surface of the substrate and the dry etching process is performed immediately.
제 1사이드월(170)을 형성한 후에, 도 6e에 도시된 바와 같이 상기 베이스 오픈 윈도우를 제외한 기판 전체를 포토레지스트 등으로 마스킹한 상태로 홀(212)을 통해서 제 1베이스 전극(150) 하부에 대응하는 외부 콜렉터층의 내부 공간을 건식 또는 습식 식각하여 개구 영역(180)을 형성한다. 이때 식각 시간을 늘려도 콜렉터층(106) 하부에는 제 1식각저지층(104)이 있으므로 더 이상 외부 콜렉터층(106)은 수직으로 깊게 식각되지 않고, 그 대신에 점점 더 넓게 수평측으로 식각된다. 소정의 식각시간이 경과되면 베이스전극 하부에 위치한 외부 콜렉터층(106)이 거의 대부분 식각되어 개구 영역(180)을 형성하게 된다. 이에 따라, 전체 콜렉터층(106)의 면적이 크게 줄어들어 베이스-콜렉터간 정전용량이 감소함에 따라 소자의 고주파 특성이 높아진다.After the first sidewall 170 is formed, as shown in FIG. 6E, the entire substrate except the base open window is masked with a photoresist or the like to lower the first base electrode 150 through the hole 212. The inner region of the outer collector layer corresponding to the dry or wet etching is formed to form the opening region 180. At this time, even if the etching time is increased, since the first etch stop layer 104 is disposed below the collector layer 106, the outer collector layer 106 is no longer deeply etched vertically, but is etched more and more horizontally instead. After a predetermined etching time, the outer collector layer 106 under the base electrode is almost etched to form the opening region 180. As a result, the area of the entire collector layer 106 is greatly reduced, and as the base-collector capacitance decreases, the high frequency characteristic of the device is increased.
도 6f에 도시된 바와 같이, 상기 개구 영역(180)을 형성하는 단계 이후에, 상기 홀(212)과 개구 영역(180) 내측에 적어도 한층 이상의 절연막을 증착하고 이를 건식 식각하여 형성되는 제 2사이드월(190b)을 형성한다. 이때, 공정은 상기 홀(212)과 개구 영역(180) 뿐만 아니라 구조물의 수직 측면에도 제 2사이드월(190b)을 형성할 수 있다. 이 제조 공정은 기판(100) 전체에 적어도 한 층 이상의 절연막을 증착하고 이를 건식 식각한다. 여기서, 제 2사이드월(190a,190b)의 두께를 결정하는 절연막 증착 공정은 베이스 전극(150)의 베이스 오픈 윈도우가 완전히 매립될 수 있도록 충분한 두께로 증착한다. 이와 같이 베이스 오픈 윈도우를 막는 이유는 이후 공정시 콜렉터층(106)의 개구 영역내에 공정 잔여물이 들어가게 되면 소자 동작시 오동작을 발생하거나 소자의 수율을 저하시키기 때문이다.As shown in FIG. 6F, after forming the opening region 180, a second side formed by depositing and etching at least one or more insulating layers inside the hole 212 and the opening region 180 and dry etching the same. Form the wall 190b. In this case, the process may form the second sidewall 190b on the vertical side of the structure as well as the hole 212 and the opening region 180. This manufacturing process deposits at least one insulating film over the entire substrate 100 and dry etches it. Here, the insulating film deposition process for determining the thickness of the second sidewall (190a, 190b) is deposited to a sufficient thickness so that the base open window of the base electrode 150 is completely embedded. The reason for blocking the base open window as described above is that when the process residue enters the opening region of the collector layer 106 during the process, a malfunction occurs or the yield of the device is lowered.
그리고나서 결과물에 포토레지스트로 사진식각 공정을 하고 도전물을 증착한 후 리프트 오프(Lift-off)함으로써 패터닝하여 상기 제 1베이스 전극(150) 상부에 베이스 오픈 윈도우(210)를 덮는 제 2베이스 전극(200)을 형성한다. 이 제 2베이스 전극(200)은 베이스 오픈 윈도우(210)로 인하여 제 1베이스 전극(150) 자체의 저항값과 베이스전극과 패드와의 배치 간격으로 인해 발생하는 피딩저항(Feeding Resistance)이 커지는 것을 방지하는 역할을 한다.Then, the second base electrode covering the base open window 210 on the first base electrode 150 by patterning by performing a photolithography process with a photoresist on the resultant, depositing a conductive material, and then lifting off. Form 200. Due to the base open window 210, the second base electrode 200 increases the feeding resistance generated due to the resistance value of the first base electrode 150 itself and the spacing between the base electrode and the pad. It serves to prevent.
그러므로, 본 발명은 베이스 전극의 베이스 오픈 윈도우를 통해 드러난 베이스층 및 제 2식각저지층을 식각해서 홀을 형성하고 그 홀을 통해 건식 또는 습식 식각으로 베이스 전극 하부의 외부 콜렉터층을 식각하여 개구 영역을 형성함으로써 전체 콜렉터층의 면적이 크게 줄어들고 이로 인해 베이스-콜렉터간의 정전용량이 감소된다.Therefore, the present invention forms a hole by etching the base layer and the second etch stop layer exposed through the base open window of the base electrode and etching the outer collector layer below the base electrode by dry or wet etching through the hole. By forming a, the area of the entire collector layer is greatly reduced, thereby reducing the capacitance between the base and the collector.
게다가, 본 발명은 상기 베이스 전극의 베이스 오픈 윈도우와 개구 영역에 절연막으로 이루어진 사이드월을 형성하여 외부 콜렉터 식각 부위를 보호함과 동시에 베이스 오픈 윈도우를 막은 후에 베이스 전극 상부에 추가의 베이스 전극을 형성하여 베이스 전극의 피딩 저항을 줄일 수 있다.In addition, the present invention forms a sidewall made of an insulating film in the base open window and the opening region of the base electrode to protect the outer collector etching portion and at the same time to form an additional base electrode on the base electrode after blocking the base open window. The feeding resistance of the base electrode can be reduced.
이상 설명한 바와 같이, 본 발명에 따른 이종접합 바이폴라 트랜지스터의 구조 및 제조방법을 이용하게 되면, 종래 기술의 언더컷 방식에 비해 베이스 전극과 베이스용 패드를 연결시켜주는 금속이 외부 콜렉터층이 식각된 언더컷 부위에 배치되어 배치하는데 어려움이 있거나 금속을 형성하더라도 단선될 위험이 있으며 고전류 영역에서 동작시 열화로 인해 쉽게 끊어지는 문제점을 미연에 방지한다.As described above, when the structure and manufacturing method of the heterojunction bipolar transistor according to the present invention are used, the metal that connects the base electrode and the base pad to the undercut portion where the outer collector layer is etched is compared with the conventional undercut method. Difficult to arrange and place in the metal or even to form a metal there is a risk of disconnection and prevents the problem of easily broken due to deterioration when operating in a high current region.
또한 본 발명은 종래 기술의 기판 전이형 이종접합 바이폴라 트랜지스터에 비하여 번거로운 후면공정없이 전면공정만으로도 외부 콜렉터층을 식각할 수 있어소자의 기계적, 전기적인 신뢰성 및 제조 수율을 향상시킬 수 있다.In addition, the present invention can etch the external collector layer by only the front side process without the cumbersome rear side process compared to the conventional substrate transition type heterojunction bipolar transistor, it is possible to improve the mechanical and electrical reliability and manufacturing yield of the device.
따라서, 본 발명은 이종접합 바이폴라 트랜지스터에 있어서, 외부 콜렉터층을 식각하고 베이스 저항을 줄여서 소자의 최대발진주파수(fmax)를 극대화시킬 수 있으므로 별도의 번거로운 후면공정으로 인한 기계적 신뢰성 및 수율의 손실이 없이도 마이크로파 및 밀리미터파에서 우수한 이득 및 효율특성을 얻을 수 있다.Therefore, the present invention can maximize the maximum oscillation frequency (f max ) of the device by etching the external collector layer and reducing the base resistance in the heterojunction bipolar transistor, so that the loss of mechanical reliability and yield due to a separate cumbersome backside process is eliminated. Excellent gain and efficiency at microwave and millimeter waves can be achieved without
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
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| CN109994540A (en) * | 2017-12-01 | 2019-07-09 | 株式会社村田制作所 | Semiconductor device |
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2000
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| CN109994540B (en) * | 2017-12-01 | 2023-08-18 | 株式会社村田制作所 | Semiconductor device with a semiconductor device having a plurality of semiconductor chips |
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