KR20020037166A - 다중 프로세서 시스템을 위한 리셋 회로 - Google Patents

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KR20020037166A
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Abstract

여기에 개시된 다중 프로세서 시스템을 위한 리셋 회로는, 각각의 프로세서의 리셋 동작시 하나의 직렬 ROM(Serial ROM)을 사용하여 리셋 동작을 수행하되, 하나의 프로세서가 리셋 동작 중일 때 나머지 프로세서들은 대기(wait)하고 있고, 일단 리셋된 프로세서는 나머지 프로세서들이 리셋될 때까지 고(Go) 상태에서 기다리고 있다가, 모든 프로세서들이 모두 리셋 되면 동기(Sync)가 맞추어져 모든 프로세서들이 동시에 런(RUN)하도록 구성된다.

Description

다중 프로세서 시스템을 위한 리셋 회로{APPARATUS FOR RESETTING MULTIPLE PROCESSOR SYSTEM}
본 발명은 데이터 처리 장치의 리셋 회로에 관한 것으로, 좀 더 구체적으로는 다중 프로세서를 구비한 데이터 처리 장치의 효율적인 리셋 회로에 관한 것이다.
현재 개인용 컴퓨터(personal computer) 산업은 새로운 고안이 창출됨에 따라 계속해서 발전되고 있다. 이러한 발전의 뒷면에 숨어있는 원동력은 더욱 빠르고 강력한 개인용 컴퓨터에 대한 요구의 증가이다. 현재, 그리고 점점 더 복잡해져 가고 있는 개인용 컴퓨터를 위한 어플리케이션들은 계속해서 개발되고 있고, 컴퓨터 프로그램들은 이와 같은 새로운 어플리케이션들을 제공하기 위해 그 사이즈 및 복잡도가 부수적으로 증가되고 있다. 그 결과, 개인용 컴퓨터들을 위한 소프트웨어 명령들(software instructions)이 더욱 길어지게 되었고, 이는 그 명령 실행 시간의 증가를 초래하게 되었다.
이와 같은 문제를 해결하기 위해 컴퓨터 설계자들은 개인용 컴퓨터들이 명령들을 처리할 수 있는 속도를 증가시키는 다양한 방법들을 사용해 왔다. 역사적으로 볼 때, 개인용 컴퓨터는 모든 명령의 수행을 처리하기 위한 단일 마이크로프로세서(single microprocessor)를 사용하는 시스템으로 발전해왔다. 마이크로프로세서는 개인용 컴퓨터의 중요 작업 유닛(key working unit) 또는 두뇌(brain)로서 인식되어 왔고, 이러한 마이크로프로세서는 프로그램들이 컴퓨터 소프트웨어 형태로 제공하는 모든 명령들을 처리하는 역할을 수행한다.
그러나, 단일 마이크로프로세서에 기반을 둔 시스템으로부터 얻을 수 있는 속도는 이미 이룰 수 있는 한계에 도달했고, 이와 같은 제약을 극복하기 위해 근래에는 컴퓨터 시스템 내에 병렬로 동작하는 다중 마이크로프로세서(multiple microprocessors)를 장착하는 방법이 사용되고 있다. 다중 마이크로프로세서들, 또는 다중처리(multiprocessing)에 의해서, 각각의 마이크로프로세서는 동시에 다른 작업을 할 수 있게 되었다. 그러나, 다중 마이크로프로세서들은 일반적으로 컴퓨터 성능(performance)은 증가시키지만, 단일 프로세서 환경에서는 찾아볼 수 없는 많은 어려움들을 초래한다.
이와 같은 다중처리에서 발생하는 그 첫 번째 문제점은, 서로와의 간섭 없이 어떻게 프로세서들 각각을 스타트 업(start up) 시키고 초기화(initialize) 시키는가 하는 것이다. 일반적으로, 단일 프로세서를 사용하는 개인용 컴퓨터 환경 하에서 마이크로프로세서는 컴퓨터의 ROM(read only memory)에 저장된 POST(power on self test) 프로그램의 수행에 의해 자기 자신을 초기화한다. 대개 POST 프로그램은, 특히 메모리를 알려진 상태에 위치시키고, 메모리를 테스트하고, 테스트 된 상태, 리셋 상태 및 대기 상태에 주변장치들을 위치시키고, 운영체계(operating system)를 로딩하거나 부팅하는 역할을 수행한다.
다중처리에서 발생되고 있는 또 다른 문제는, 다중 프로세서들이 버스 및 메모리를 공통으로 공유한다는 것이다. 이는, 단일 프로세서를 사용한 것 보다 더욱 복잡한 POST를 수행해야만 한다는 것을 의미한다. 예를 들어, 만약 한 프로세서의 POST가 완료되었다면, 이는 작동을 시작하게 될 것이고, 뒤 이어 다른 프로세서는 이전의 프로세서가 현재 코드를 수행하고 있는 주변장치들 및 메모리를 재초기화 하는 POST를 수행하게 될 것이다. 이와 같은 동작은 첫 번째 프로세서에 대한 포텐셜 에러(potential error)를 유발한다.
이와 같은 문제로 인해 다중처리환경 하에 있는 각각의 프로세서는 프로세서 그 자신을 위한 고유의 ROM을 가진다. 그 결과 한 프로세서의 초기화 작업은 다른 프로세서에 영향을 끼치지 않는다. 그러나, 이와 같은 스킴은 컴퓨터 상에 많은 수의 ROM을 필요로 하게 되는데, 이는 시스템을 복잡하게 할뿐만 아니라, 다수 개의 ROM들이 버스를 공유함에 의해서 로드가 많이 걸리게 된다. 이와 같은 문제는 Intel Corporation에서 생산되는 마이크로프로세서는 물론 Digital Equipment Corporation에서 생산되는 Alpha 프로세서에도 마찬가지로 적용된다.
일반적으로 Alpha 프로세서가 장착된 컴퓨터 시스템에 전원이 인가되면 외부 리셋 로직(reset logic)에서는 DCOK와 Rest_L 신호를 CPU(즉, Alpha 프로세서)로 보내고, 이를 감지한 CPU는 내부적으로 위상 동기 루프(phase locked loop ; PLL)를 세팅하고, SROM_EN_L과 SROM_CLK 신호를 발생한다. 여기서, Alpha 프로세서의 리셋시 발생되는 상기와 같은 신호들(DCOK, Rest_L, SROM_EN_L, SROM_CLK)은 Alpha 프로세서의 리셋 동작의 각 단계별로 발생하는 신호로서, 제조자 측에서 정의하여 사용하는 신호들이다. 이에 대한 상세한 설명은 1998년 8월, Digital Equipment Corporation에서 출판된 21264 Specifications Revision 4.0의 Chapter 7. Initialization and Configuration, pp. 207-228에 개시되어 있다. 일단, SROM_EN_L과 SROM_CLK 신호들이 발생되면, 외부 SROM(external Serial ROM)의 데이터는 SROM 클럭 신호(SROM_CLK)에 동기되어 CPU 내에 구비된 I-캐쉬(I-cache)에 로딩된다. 이와 같은 동작은, 단일 프로세서를 지원하는 시스템에서는 하나의 CPU에하나의 리셋 로직과 하나의 SROM이 제공되기 때문에 리셋 동작을 수행하는 데 아무런 문제도 되지 않는다. 그러나, 앞에서 설명한 바와 같이, 다중 프로세서 환경 하에서는 다수 개의 프로세서 각각을 위한 다수 개의 리셋 로직과 다수 개의 SROM이 각각 요구된다. 그리고, 다수 개의 SROM이 버스를 공유하기 때문에 로드가 많이 걸리게 되고, 다수 개의 프로세서들간의 동기(Sync)를 맞추기 위한 별도의 회로가 부가적으로 요구되는 문제가 발생된다. 이와 같이, 시스템 상에 같은 로직 회로들이 중복되기 때문에, 회로가 복잡해지고, 이에 따른 시스템 단가 및 회로들이 시스템 내에서 차지하는 공간이 증가하게 된다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 간단한 회로적 구성과 저렴한 비용으로 다중 프로세서 시스템의 리셋을 수행할 수 있는 리셋 회로를 제공하는데 있다.
도 1은 본 발명의 제 1 실시예에 의한 리셋 회로의 구성을 보여주기 위한 블록도;
도 2는 본 발명의 제 2 실시예에 의한 리셋 회로의 구성을 보여주기 위한 블록도;
도 3은 도 1에 도시된 리셋 회로의 제어에 의한 듀얼 프로세서의 리셋 동작을 보여주기 위한 상태도; 그리고
도 4는 도 2에 도시된 리셋 회로의 제어에 의한 멀티 프로세서의 리셋 동작을 보여주기 위한 상태도.
*도면의 주요 부분에 대한 부호의 설명*
10a-10n : 중앙처리장치(CPU)110, 210 : 리셋회로
120, 220 : 컨넥터130, 230 : 브릿지 컨트롤러
140, 240 : SROM(Serial ROM)150, 250 : 멀티플렉서(MUX)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 정보처리 시스템은, 적어도 두 개 이상의 메인 프로세서들과, 상기 메인 프로세서에 연결되어 상기 프로세서의 리셋 동작을 제어하기 위한 리셋 수단, 그리고 상기 리셋 회로에 연결된 데이터 저장 수단을 포함한다. 상기 리셋 수단은 상기 메인 프로세서들에 대한 리셋 동작을 순차적으로 수행하며, 모든 메인 프로세서들의 리셋 동작이 완료될 때까지 리셋 된 메인 프로세서의 동작 상태를 홀딩시킨다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 4를 참조하여 상세히 설명한다.
본 발명의 신규한 리셋 회로는, 다중 프로세서가 내장된 시스템에 구비되어, 각각의 프로세서의 리셋 동작시 하나의 SROM을 사용하여 리셋 동작을 수행하되, 하나의 프로세서가 리셋 동작 중일 때 나머지 프로세서들은 대기(wait)하고 있고, 일단 리셋된 프로세서는 나머지 프로세서들이 리셋될 때까지 고(Go) 상태에서 기다리고 있다가, 모든 프로세서들이 모두 리셋 되면 동기(Sync)가 맞추어져 모든 프로세서들이 동시에 런(RUN)하도록 구성된다.
도 1은 본 발명의 제 1 실시예에 의한 리셋 회로의 구성을 보여주기 위한 블록도이고, 도 2는 본 발명의 제 2 실시예에 의한 리셋 회로의 구성을 보여주기 위한 블록도이다. 도 1에는 두 개의 Alpha CPU(10a, 10b)가 구비된 시스템을 위한 리셋회로(110)가 도시되어 있고, 도 2에는 N 개의 Alpha CPU(10a, 10b, …, 10n)가 구비된 시스템을 위한 리셋회로(210)가 도시되어 있다.
먼저, 도 1을 참조하면, 두 개의 CPU(10a, 10b)는 컨넥터(120)를 통해 시스템에 장착되고, 이 컨넥터(120)에는 상기 CPU들(10a, 10b)을 리셋하기 위한 리셋회로(110)가 연결된다. 그리고, 리셋회로(110)와 컨넥터(120) 사이에는 브릿지 컨트롤러(130)가 연결된다. 브릿지 컨트롤러(130)는 CPU(10a, 10b)와, CPU(10a, 10b)에 연결되는 리셋회로(110) 같은 주변 회로와의 인터페이스를 수행하며, 노스 브릿지(north bridge)라고도 불리운다. 상기 리셋회로(110)에는 SROM(140)이 연결되고, SROM(140)과 리셋회로(110) 사이에는 멀티플렉서(multiplexer ; MUX)(150)가연결된다.
리셋회로(110)는 FPGA(Field Programmable Gate Array)와 EPLD와 같은 디지털 프로그래머블 컴포넌트(digital programmable components)로 구성 가능하다. 그리고, 컨넥터(120)는 시스템과 CPU(10a, 10b)를 물리적으로 연결하기 위한 것으로서, 각 프로세서별로 구성하여 연결할 수 있다. 그리고, 상기 SROM(140)은 플래쉬 ROM(flash ROM)으로 구성 가능하며, 멀티플렉서(MUX ; 150)는 SROM(140)으로부터 독출 되는 각 CPU에 대응되는 리셋 관련 정보를 리셋회로(110)로 출력하는 기능을 수행한다.
여기서, 도면에 도시된 Alpha CPU는 Digital Equipment Corporation에서 생산되는 21264 마이크로프로세서로 구성될 수 있으며, 도면에 도시된 각 Alpha 프로세서의 제조자 측에서 정의하여 사용하는 신호들을 그대로 사용한 것이다. 이에 대한 상세한 설명은 1998년 8월, Digital Equipment Corporation에서 출판된 21264 Specifications Revision 4.0의 Chapter 7. Initialization and Configuration, pp. 207-228에 개시되어 있다.
이어서, 도 2를 참조하면, N 개의 CPU(10a, 10b)는 컨넥터(120)를 통해 시스템에 장착되고, 이 컨넥터(120)에는 상기 CPU들(10a, 10b)을 리셋하기 위한 리셋회로(110)가 연결된다. 도 2에 도시된 회로의 구성은 도 1에 도시된 회로와 비교해 볼 때, 리셋 회로(210)에 연결된 CPU의 개수가 다른 것을 제외하고는 도 1에 도시된 회로와 동일한 구성을 가진다. 따라서, 도 2에 도시된 회로의 구성에 대한 상세한 설명은 이하 생략된다.
다시 도 1을 참조하여, 도 1에 도시된 시스템의 리셋 동작을 살펴보면 다음과 같다. 먼저, 리셋회로(110)는 CPU가 하나인지 또는 두 개인지 여부를 확인한다. 확인 결과, 시스템에 두 개의 CPU가 장착되었으면 리셋회로(110)는 제 1 CPU(10a)에 DCOK 신호와 함께 IRQ(Interrupt ReQuest) 신호를 발생한다. 이 신호들(DCOK, IRQ)을 받아들인 제 1 CPU(10a)는 내부적으로 위상 동기 루프(phase-locked loop ; PLL)(미 도시됨)를 세팅하고, SROM(140)을 인에이블 시키기 위한 신호(SROM_A_EN_L)를 발생한다. 이 신호(SROM_A_EN_L)는 컨넥터(120)를 통해 리셋회로(110)로 전달되고, 이를 받아들인 리셋회로(110)는 SROM(140)에 저장된 데이터를 로딩하기 위한 제어 신호(SROM_OE_A_L)를 브릿지 컨트롤러(130)로 발생한다. 브릿지 컨트롤러(130)는 입력된 제어 신호(SROM_OE_A_L)에 응답해서 포워딩 인터페이스를 수행하기 위한 신호(CLKFWD_RESETA_H_R)를 컨넥터(120)를 통해 제 1 CPU(10a)로 발생한다. 이 때 브릿지 컨트롤러(130)는 포워딩 인터페이스(forwarding interface)를 수행함과 동시에 내부 리셋을 수행한다. 브릿지 컨트롤러(130)로부터 포워딩 인터페이스를 수행하기 위한 신호(CLKFWD_RESETA_H_R)를 받아들인 제 1 CPU(10a)는 SROM 클럭(SROM_CLK)(미 도시됨)을 리셋회로(110)로 발생한다. 이 때 리셋회로(110)는, SROM(140)에 저장된 리셋 관련 데이터를 로딩하기 위해서 SROM(140)으로 읽어들일 데이터의 어드레스(Addr)를 발생하고, 이 어드레스(Addr)에 대응되는 데이터(Flash_data_H)가 SROM(140)로부터 독출된다. 이 데이터(Flash_data_H)는 멀티플렉서(150)로 입력되고, 멀티플렉서(150)는 리셋회로(110)로부터 발생되는 선택 신호(Flash_Sel)에 응답해서 해당 데이터를 리셋회로(110)로 출력한다. 멀티플렉서(150)를 통해 SROM(140)로부터 독출된 데이터(Flash_data)를 받아들인 리셋회로(110)는 제 1 CPU(10a)로부터 발생된 SROM 클럭(SROM_CLK)에 동기되어 각 SROM 클럭(SROM_CLK) 마다 SROM 데이터를 한 비트(bit)씩 제 1 CPU(10a)의 내부에 구비된 I-캐쉬로 전송한다.
이와 같은 회로의 동작에 의해 제 1 CPU(10a)에 대한 리셋 동작이 완료되면, 즉 SROM(140)에 저장된 데이터가 모두 제 1 CPU(10a)의 I-캐쉬로 로딩되면, 리셋회로(110)는 SROM_A_EN_L 신호가 디스에이블 되어 제 1 CPU(10a)가 동작되지 못하도록 SROM_A_EN_L 신호가 디스에이블 되는 것을 홀딩 시키고, 제 2 CPU(10b)에 대한 리셋 동작을 수행한다. 제 2 CPU(10b)에 대한 리셋 동작은 앞에서 설명한 바와 같은 제 1 CPU(10a)에 대한 리셋 동작과 동일한 과정으로 수행된다. 상기 리셋회로(110)는 제 2 CPU(10b)에 대한 리셋 동작이 완료될 때까지 제 1 CPU(10a)의 SROM_A_EN_L 신호가 디스에이블 되는 것을 홀딩하고 있다가, 제 2 CPU(10b)에 대한 리셋 동작이 완료되면 제 1 및 제 2 CPU(10a, 10b)의 SROM_A_EN_L 및 SROM_B_EN_L신호들 모두를 한꺼번에 디스에이블 시켜, 두 CPU(10a, 10b)가 한꺼번에 런(RUN) 되도록, 즉 한꺼번에 정규 동작을 수행하도록 한다. 이때, 각 CPU(10a, 10b)들은 SROM_A_EN_L 및 SROM_B_EN_L신호가 한꺼번에 디스에이블 되어 동시에 런(RUN) 되기 때문에, 두 CPU를 동기 시키기 위한 별도의 동기 회로가 불필요하다.
이어서, 도 2에 도시된 시스템의 리셋 동작을 살펴보면, 도 2에 도시된 시스템에 구비된 각각의 CPU들에 대한 리셋 동작은 도 1에 도시된 제 1 CPU(10a)의 리셋 동작과 동일하며, 각각의 CPU들(10a-10n)은 자신의 리셋 동작이 종료되면런(RUN)되어 정규 동작을 수행하지 않고, 다른 CPU들의 리셋이 완료될 때까지 기다리다가 모든 CPU들(10a-10n)의 리셋이 종료되면 한꺼번에 런(RUN)되는 특징을 가진다. 이와 같은 특징은 도 1에 도시된 시스템과 비교할 때, CPU의 개수만 차이가 있을 뿐, 나머지 동작들은 모두 동일하다. 따라서, 설명의 중복을 피하기 위해 도 2에 대한 상세 설명은 이하 생략한다.
도 3은 도 1에 도시된 리셋 회로의 제어에 의한 듀얼 프로세서의 리셋 동작을 보여주기 위한 상태도이고, 도 4는 도 2에 도시된 리셋 회로의 제어에 의한 멀티 프로세서의 리셋 동작을 보여주기 위한 상태도이다.
먼저 도 3을 참조하면, 본 발명에 의한 리셋회로(110)는 제 1 CPU(10a)가 일련의 리셋 과정(Cold_1, Good 3V_1, Per Dwn_1, DCOK_1, Reset1_1, Reset2_1, Go_1)을 거쳐 리셋이 되더라도 제 2 CPU(10b)가 리셋되지 않았으면, 제 1 CPU(10a)로 하여금 런 되지 못하도록 제 1 CPU(10a)의 상태를 고 상태(Go_1)에 머물러 있게 한다. 그리고, 일단 제 1 CPU(10a)가 고 상태(Go_1)에 진입을 하게 되면, 대기 상태(Wait)에 놓여져 있던 제 2 CPU(10b)로 하여금 일련의 리셋 과정(Cold_2, Good 3V_2, Per Dwn_2, DCOK_2, Reset1_2, Reset2_2, Go_2)을 거쳐 리셋 되도록 제어한다. 제 1 CPU(10a)가 고 상태(Go_1)에 머물러 있는 동안 제 2 CPU(10b)의 리셋이 완료되어 제 2 CPU(10b)가 고 상태(Go_2)에 진입하게 되면, 리셋회로(110)는 제 1 및 제 2 CPU들(10a, 10b)이 동시에 런 되도록 제어한다. 이와 같은 리셋 회로(110)의 제어에 의해서 제 1 및 제 2 CPU(10a, 10b)의 리셋 동작은 하나의 SROM(140)만을 가지고 충돌 없이 수행될 수 있으며, 두 CPU(10a, 10b)를 동기시키기 위한 추가적인 동기회로가 또한 필요로 하지 않는다. 그러므로, 회로의 구성을 보다 간단하게 구성할 수 있고, 이에 따른 시스템 단가와 시스템의 크기를 줄일 수 있다.
이어서, 도 4를 참조하면, 본 발명에 의한 리셋회로(210)는 제 1 CPU(10a)가 일련의 리셋 과정(Cold_1, Good 3V_1, Per Dwn_1, DCOK_1, Reset1_1, Reset2_1, Go_1)을 거쳐 리셋이 되더라도 나머지 CPU(10b-10n)가 리셋되지 않았으면, 제 1 CPU(10a)로 하여금 런 되지 못하도록 제 1 CPU(10a)의 상태를 고 상태(Go_1)에 머물러 있게 한다. 그리고, 일단 제 1 CPU(10a)가 고 상태(Go_1)에 진입을 하게 되면, 대기 상태(Wait)에 놓여져 있던 나머지 CPU(10b-10n)에 대한 일련의 리셋 과정이 순차적으로 이루어진다. 여기서, 도 4에 도시된 상태도는 도 3에 도시된 도면과 비교할 때, 시스템에 구비된 CPU의 개수만 다를 뿐, 리셋회로(210)에서 수행되는 각 CPU에 대한 상태 제어 동작은 도 3의 것과 동일하다. 따라서, 설명의 간략화를 위해 중복되는 설명은 생략한다.
도 3 및 도 4에 도시된 상태도를 참조하면, 본 발명에 의한 리셋 회로(110, 210)는, 각각의 CPU에 대한 리셋 동작시, 하나의 직렬 ROM(Serial ROM)을 사용하여 리셋 동작을 수행하되, 하나의 프로세서가 리셋 동작 중일 때 나머지 프로세서들은 대기(wait)하고 있고, 일단 리셋된 프로세서는 나머지 프로세서들이 리셋될 때까지 고(Go) 상태에서 기다리고 있다가, 모든 프로세서들이 모두 리셋 되면 동기(Sync)가 맞추어져 모든 프로세서들이 동시에 런(RUN)하도록 각각의 CPU들을 제어한다. 그 결과, 각 CPU의 리셋 동작은 하나의 SROM(140, 240)만을 가지고도 안전하게 수행될 수 있으며, CPU들을 동기시키기 위한 추가적인 동기회로를 필요로 하지 않는다. 따라서, 중복되는 회로 또는 추가적인 회로 없이 보다 간단한 구조의 회로의 구성이 가능하며, 이에 따른 시스템 단가와 시스템의 크기를 줄일 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 간단한 회로적 구성과 저렴한 비용으로 다중 프로세서 시스템의 안전한 리셋을 수행할 수 있다.

Claims (9)

  1. 정보처리 시스템에 있어서:
    적어도 두 개 이상의 메인 프로세서들과;
    상기 메인 프로세서에 연결되어 상기 프로세서의 리셋 동작을 제어하기 위한 리셋 수단; 그리고
    상기 리셋 회로에 연결된 데이터 저장 수단을 포함하되,
    상기 리셋 수단은 상기 메인 프로세서들에 대한 리셋 동작을 순차적으로 수행하며, 모든 메인 프로세서들의 리셋 동작이 완료될 때까지 리셋 된 메인 프로세서의 동작 상태를 홀딩시키는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  2. 제 1 항에 있어서,
    상기 리셋 수단은, 상기 메인 프로세서들 모두에 대한 리셋 동작이 완료될 때 상기 메인 프로세서들을 동시에 구동시키는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  3. 제 1 항에 있어서,
    상기 데이터 저장 수단은, 상기 메인 프로세서들의 리셋 정보를 저장하기 위한 불휘발성 메모리 장치인 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋회로.
  4. 제 3 항에 있어서,
    상기 리셋 수단은, 상기 메인 프로세서의 리셋 동작시 상기 리셋 정보를 상기 메인 프로세서로 1 비트씩 전송하는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  5. 제 3 항에 있어서,
    상기 정보처리 시스템은, 상기 리셋 수단과 상기 데이터 저장 수단 사이에 연결되어, 상기 데이터 저장 수단으로부터 독출된 상기 리셋 정보를 상기 리셋 수단으로 선택적으로 출력하기 위한 선택 수단을 더욱 포함하는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  6. 제 1 항에 있어서,
    상기 메인 프로세서의 동작 상태는, 대기(Wait) 상태, 일련의 리셋관련동작상태, 상기 리셋 동작이 완료되는 시점인 고(GO) 상태, 그리고 상기 메인 프로세서의 정규 동작을 수행하는 런(RUN) 상태를 포함하는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  7. 제 6 항에 있어서,
    상기 메인 프로세서는, 해당 메인 프로세서가 리셋 되기 전이고 다른 메인 프로세서가 리셋 동작 중일 때에는, 상기 리셋 수단의 제어에 의해서 상기 대기 상태에서 상기 다른 메인 프로세서의 리셋 동작이 완료될 때까지 대기하는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  8. 제 6 항에 있어서,
    상기 메인 프로세서는, 해당 메인 프로세서가 리셋 되었고 다른 메인 프로세서가 리셋 동작 중일 때에는, 상기 리셋 수단의 제어에 의해서 상기 고 상태에서 상기 다른 메인 프로세서의 리셋 동작이 완료될 때까지 상기 고 상태가 홀딩되는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
  9. 제 6 항에 있어서,
    상기 메인 프로세서는, 상기 리셋 수단의 제어에 의해서 모든 상기 메인 프로세서들의 리셋 동작이 완료되면 상기 런 상태로 진입하여 상기 정규 동작을 수행하는 것을 특징으로 하는 다중 프로세서 시스템을 위한 리셋 회로.
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