KR20020036031A - 선택적 성장 기법을 이용한 유사 소이 기판 제조방법 - Google Patents
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Abstract
본 발명은 유사 소이 기판 제조방법에 관한 것으로, 반도체 기판 전면에 산화막을 형성하는 단계, 산화막을 패터닝하여 활성영역의 산화막 상부 일부를 제거하는 단계, 산화막을 패터닝하여 상기 활성영역과 적어도 일부가 겹치는 시드 영역에 상기 반도체 기판을 드러내는 통로를 형성하는 단계, 반도체층의 선택적 성장을 실시하는 단계, 평탄화 식각으로 산화막 상면 이상으로 자란 반도체층을 제거하는 단계, 열산화를 통해 산화막을 성장시켜 상기 활성영역의 반도체층과 상기 반도체 기판을 연결하는 상기 통로를 채운 반도체층을 산화시키는 단계, 상기 열산화를 통해 상기 활성영역의 반도체층 표면에 형성된 산화막을 제거하는 단계를 구비하여 이루어진다. 또한, 시드 영역을 드러내는 단계는, 산화막 형성에 이어 실리콘 질화막이나 실리콘막 등의 물질막을 적층하고, 먼저 활성영역에서 물질막 전부와 실리콘 산화막 상부를 제거하여 오목한 부분을 형성한 상태에서 콘포말하게 상기 물질막을 적층하고 전면 이방성 식각을 실시하여 볼록한 부분, 즉, 소자 분리벽이 될 부분에 물질막 측벽 스페이서를 형성하고 이 스페이서와 소자 분리벽을 식각 마스크로 드러난 산화막을 식각하여 반도체 기판이 드러나게 하는 방법으로 대체될 수 있다.
Description
본 발명은 선택적 성장 기법(SEG:Selective Epitaxial Growth)을 이용한 유사 소이(pseudo SOI:Silicon On Insulator) 기판 제조방법에 관한 것이다.
집적된 반도체 장치는 좁은 반도체 기판에 많은 수의 반도체 소자를 형성하고 연결하여야 하므로 소자간의 분리를 필요로 한다. 이를 위해서 LOCOS(Local Oxidation of Silicon), STI(Shallow Trench Isolaton) 등의 소자 분리 방법이 통상적으로 사용되고 있다. 그러나 통짜의(bulk) 기판에 소자 분리를 하는 것은 소자가 고집적화 되고 사용전압이 상대적으로 큰 경우 등에서는 소자 사이의 절연에 한계를 가지게 된다. 즉, 불순물형이 다른 반도체층을 서로 접하도록 설치하는 접합방식의 소자영역 분리 방법은 접합면의 내압의 한계로 인하여 고전압 소자를 채택하는 반도체 장치에는 적합하지 않다.
또한, 접합 방식의 소자영역 분리 방법에서는 감마선과 같은 방사선에 의해 접합의 공핍층에서 생성되는 전류때문에 높은 방사선 환경에서는 사용이 비효율적이다. 따라서, 고전압 소자를 채택하는 반도체 장치나 CPU(central processing unit)와 같은 고성능 반도체 장치로는 소자영역이 반도체층 하부에 매몰된 절연층에 의해 완전히 격리되는 소이형 반도체 장치를 많이 사용하고 있다.
그러나, 소이형 반도체 장치를 형성하는 데 사용되는 소이 기판은 제조가 어렵고 따라서 가격이 높아 저가형 반도체 장치에는 사용하기 어렵다. 이런 이유로 통상의 반도체 기판에 소자를 형성하되 소이 기판의 효과를 낼 수 있는 유사 소이 기판 제조방법이 개발되고 있다.
도1 내지 도2는 기존의 유사 소이 기판 제조방법의 하나로 선택적 성장 기법을 이용한 유사 소이 제조방법을 나타내는 부분 공정도이다.
도1을 참조하면, 통상의 반도체 기판(10) 표면에 실리콘 산화막이 형성된다. 그리고, 포토리소그래피와 식각을 통한 패터닝 작업으로 활성영역(16)을 형성할 부분에서 실리콘 산화막은 부분적으로 식각되어 오목부(14)를 형성하게 된다. 그리고, 역시 패터닝 작업을 통해 실리콘 산화막이 완전히 제거되고 하부의 실리콘 기판이 노출된 시드영역(18)을 형성한다. 따라서, 실리콘 산화막 패턴(12)이 형성된다. 이때, 시드영역(18)은 선택적 성장의 시드(seed)로 작용하게 된다.
도2를 참조하면, 도1과 같은 결과물 기판에 선택적 성장에 맞는 공정 조건을부여한다. 도1의 노출 영역으로부터 실리콘층이 성장하여 기판을 덮게된다. 따라서, 활성영역을 위해 실리콘 산화막에 오목하게 식각된 부분과 식각되지 않은 부분 및 노출된 영역이 모두 실리콘층으로 채워지고 덮이게 된다. 이후 CMP 방법으로 기판의 표면을 덮고 있는 실리콘층을 평탄화 식각하면 각 활성영역(16) 오목부(14)를 채운 실리콘층(20)의 측방과 하방이 모두 실리콘 산화막으로 절연된 유사 소이 기판이 형성된다. 또한, 시드영역(18)에서 실리콘층(20)이 실리콘 산화막 패턴(12) 사이에 채워지므로 이런 유사 소이 기판에 대해 유사한 방법을 반복하여 활성영역이 다층으로 형성되는 다층 소이 구조를 형성할 수도 있다.
그러나, 이러한 종래의 선택적 성장 기법을 이용한 유사 소이 기판 제조방법에서는 기판이 노출되는 시드 영역으로부터 실리콘층을 성장시켜 산화막에 형성된 골 부분을 채우게 된다. 따라서, 산화막보다 높은 실리콘층을 형성하는 과다한 선택적 성장이 필요하다. 그리고, 과다한 선택적 성장을 위해서는 산화막 높이 수준의 적정한 선택 성장에 비해 큰 노력과 시간이 소요된다. 결국, 이런 공정은 생산 능률의 저하가 문제가 된다. 또한, 과다한 성장으로 인하여 웃자란 실리콘층을 CMP로 식각하게 되므로 절삭면이 넓어져 실리콘 표면의 품질을 저하시킨다.
그리고, 시드 부분을 확보해야 하기 때문에 반도체 소자와 관계없이 면적을 차지하는 부분이 생기므로 반도체 장치의 전체 칩 크기가 커지는 문제점이 있다.
본 발명은 전술된 문제점을 해결하기 위한 것으로, 과다한 선택적 성장이 요구되지 않고 따라서 생산의 능률을 높일 수 있는 유사 소이 기판 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 활성영역의 표면 품위 저하를 줄일 수 있는 유사 소이 기판 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 시드 영역을 별도로 필요로 하지 않으므로 칩 크기가 늘어나는 것을 방지할 수 있는 유사 소이 기판 제조방법을 제공하는 것이다.
도1 내지 도2는 기존의 유사 소이 기판 제조방법의 하나로 선택적 성장 기법을 이용한 유사 소이 제조방법을 나타내는 부분 공정도이다.
도3 내지 도8은 본 발명의 일 실시예를 나타내는 공정 단면도들이다.
도9 내지 도11은 다른 실시예의 다른 과정을 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 유사 소이 기판 제조방법은, 반도체 기판 전면에 절연막을 형성하는 단계, 절연막을 패터닝하여 활성영역의 상기 절연막 상부를 제거하는 단계, 상기 절연막을 패터닝하여 상기 활성영역과 적어도 일부가 겹치는 시드 영역에 상기 반도체 기판을 드러내는 통로를 형성하는 단계, 반도체층의 선택적 성장을 실시하는 단계, 평탄화 식각으로 절연막 최상면 이상으로 자란 반도체층을 제거하는 단계, 열산화를 통해 산화막을 성장시켜 상기 활성영역의 반도체층과 상기 반도체 기판을 연결하는 상기 통로를 채운 반도체층을 산화시키는 단계, 상기 열산화를 통해 상기 활성영역의 반도체층 표면에 형성된 열산화막을 제거하는 단계를 구비하여 이루어진다.
본 발명에서, 반도체 기판 전면에 형성하는 절연막은 통상 실리콘 산화막 증착 또는 반도체 기판 열산화를 통해 이루어질 수 있다. 또한 절연막은, 산화막 단일층 혹은 이중층으로 형성될 수 있다. 이때, 이중층은 실리콘 산화막, 실리콘 질화막, 다결정 실리콘막의 조합으로 형성할 수 있다.
또한, 본 발명에서, 시드 영역은, 산화막 형성에 이어 실리콘 질화막이나 실리콘막 등의 물질막을 적층하고, 먼저 활성영역에서 물질막 전부와 실리콘 산화막 상부를 제거하여 오목한 부분을 형성한 상태에서 콘포말하게 상기 물질막을 적층하고 전면 이방성 식각을 실시하여 볼록한 부분, 즉, 소자 분리벽이 될 부분에 물질막 측벽 스페이서를 형성하고 이 스페이서와 소자 분리벽을 식각 마스크로 드러난 산화막을 식각하여 반도체 기판이 드러나게 한 다음, 소자 분리벽 상부의 물질막과 측벽 스페이서를 제거하는 방법으로 형성할 수도 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 상세히 설명한다.
(실시예1)
도3 내지 도8은 본 발명의 일 실시예를 나타내는 공정 단면도들이다.
도3을 참조하면 반도체 기판(10) 전면에 절연막(11)을 형성한다. 절연막(11)은 기판 표면을 열산화시켜 형성하거나, CVD를 통해 형성할 수 있다. 절연막(11)의 두께는 1000 내지 5000A으로 하는 것이 바람직하다. 본 예에서는 절연막(11)은 실리콘 산화막으로 이루어진다. 한편 절연막으로 산화막 단일막 대신에 실리콘 산화막, 실리콘이나 실리콘 질화막 같은 물질막, 실리콘 산화막의 조합도 가능하다.
도4를 참조하면, 리소그래피와 식각으로 이루어진 패터닝 과정을 통해 활성영역(16)이 형성될 부분의 절연막 상부를 제거한 오목부(14)를 형성한다. 오목부(14)는 측방과 하방이 모두 실리콘 산화막 패턴(12)으로 둘러싸인 형태가 된다. 식각 과정에서는 활성영역(16)에서 산화막이 모두 제거되지 않도록 시간을 조절하며, 이 조절 시간을 통해 오목부(14)의 깊이가 결정될 수 있다. 절연막(11)이 실리콘 산화막 사이에 실리콘 질화막이나 실리콘막 같은 물질막이 끼워진 조합으로이루어진 경우, 물질막이 식각 저지층을 형성하여 공정 마아진을 크게 할 수 있다.
도5를 참조하면, 역시 패터닝 과정을 통해 각 오목부(14)의 일부 영역에 하부의 반도체 기판(10)이 드러나도록 홀(24)이나 그루브를 형성한다. 바람직하게는 각 오목부(14)의 중간 부분에 홀(24)을 형성한다. 도4와 도5의 단계는 순서가 바꾸어질 수 있다.
도6을 참조하면, 도5와 같은 상태의 기판에 대해 반도체 선택적 성장을 실시한다. 이때, 홀(24)에 의해 드러나는 반도체 기판(10)은 반도체 선택적 성장에 있어서 시드층(seed layer)가 된다. 선택적 성장의 조건은 기존에 알려진 방법, 조건에 의한다. 선택적 성장에 의해 형성되는 실리콘층(21)의 두께는 초기에 기판(10) 전면에 형성한 절연막(11)의 두께와 관련되며, 통상 1.5배 정도로 형성하는 것이 공정의 마아진을 고려할 때 바람직하다.
도7을 참조하면, CMP 공정을 통해 소자 분리영역의 실리콘 산화막 패턴(12')의 상면 이상으로, 즉, 활성영역(16)의 오목부(14)를 채우는 이상으로 성장한 부분을 제거하여 소자의 활성층을 이룰 실리콘층(20)만 남긴다.
도8을 참조하면, 도7과 같은 전단계 공정의 결과물 기판에 대해 열산화를 실시한다. 그리고, 실리콘층(20) 표면에 형성된 열산화막은 CMP를 통해 제거한다. 이로써 유사 소이 기판은 완성된다. 이때, 열산화 과정에서 기존의 산화막을 통해 산소가 확산되면서 산화막이 성장한다. 그리고, 산화막의 성장은, 선택적 성장에 의해 형성된 실리콘층(20)이 기존의 산화막과의 계면으로부터 점차 산화막으로 변화됨을 의미한다. 또한, 이때, 활성영역(16)에서 산화막 식각에 의해 형성된오목부(14)를 채우는 실리콘층(20) 표면과 주변부도 산화되지만 하부의 반도체 기판과 오목부(14)를 채우는 실리콘층(20)을 연결하는 홀(24)의 폭이 상대적으로 작고 주변이 모두 산화막으로 둘러싸여 있기 때문에 홀(24) 내의 반도체층은 빠르게 산화되어 홀(24)은 산화막으로 폐색된다. 결국, 오목부(14)에 남아 존재하는 실리콘층(20')은 하부의 산화막에 의해 반도체 기판(10)과 단절된다.
한편, 기판 전면에 형성하는 절연막을 이루는 조합에서 중간층이 실리콘막 같은 도전층, 반도체층으로 이루어질 경우 열산화 과정에서 산화되어 절연층이 형성될 것이다.
(실시예2)
도9 내지 도11은 다른 실시예의 다른 과정을 나타내는 공정 단면도들이다.
도9를 참조하면, 실시예1과 달리 기판(10) 위에 형성된 절연막(11) 위로 다시 물질막(13)이 적층된다. 물질막(13)은 절연막(11)과 식각 선택비를 가지는 실리콘막, 실리콘 질화막으로 형성된다.
도10을 참조하면, 패터닝 과정을 통해 활성영역이 될 부분에 물질막(13)과 절연막(11) 상부를 차례로 식각하여 오목부를 형성하고, 실리콘 산화막 패턴(12)과 물질막 패턴(15)이 남는다.
도11을 참조하면, 물질막(13)과 동일한 물질을 기판에 콘포말하게 적층하고, 전면 이방성 식각을 통해 오목부를 둘러싸는 볼록부, 즉, 소자 분리벽 측면에 스페이서(17)를 형성한다. 그리고, 볼록부에 덮인 물질막 패턴(15)과 스페이서(17)를 형성하는 물질막을 마스크로 실리콘 산화막 패턴(12)을 식각한다. 따라서, 스페이서(17)로 커버되지 않은 오목부 중앙은 실리콘 산화막이 제거되고 하부 실리콘 기판(10)이 드러나게 된다.
이후의 과정에서 기판 표면에 있는 물질막을 모두 제거하고 반도체 선택적 성장을 실시한다. 따라서 실시예 1의 도6 이후의 국면과 동일한 과정을 거치게 된다.
본 발명에 따르면, 과다한 반도체층의 선택적 성장을 요하지 않으므로 공정의 생산요율이 높아질 수 있고, 활성영역의 반도체층 표면의 품위가 저하됨을 억제할 수 있으며, 시드 영역에 대한 별도의 면적이 필요하지 않게 되므로 칩 크기를 줄일 수 있다.
Claims (8)
- 반도체 기판 전면에 절연막을 형성하는 단계,상기 절연막을 패터닝하여 활성영역에서 상기 절연막 상부를 제거하고 오목부를 형성하는 단계,상기 절연막을 패터닝하여 활성영역과 적어도 일부와 겹치는 시드 영역에 상기 반도체 기판을 드러내는 통로를 형성하는 단계,상기 시드 영역에 드러난 반도체 기판을 시드로 반도체층의 선택적 성장을 실시하여 상기 오목부를 반도체층으로 채우는 단계,평탄화 식각으로 상기 절연막의 가장 높은 면 이상으로 자란 반도체층을 제거하는 단계,열산화를 통해 상기 오목부를 채우는 반도체층과 상기 반도체 기판을 연결하는 상기 통로를 채운 반도체층을 산화시키는 단계,평탄화 식각을 통해 상기 열산화 단계에서 상기 오목부를 채우는 반도체층 표면에 형성된 열산화막을 제거하는 단계를 구비하여 이루어지는 유사 소이 기판 제조방법.
- 제 1 항에 있어서,상기 통로는 상기 활성영역의 중앙부에 형성하는 것을 특징으로 하는 유사 소이 기판 제조방법.
- 제 1 항에 있어서,상기 평탄화 식각은 CMP(Chemical Mechanical Polishing)로 이루어지는 것을 특징으로 하는 유사 소이 기판 제조방법.
- 제 1 항에 있어서,상기 절연막은 상기 반도체 기판을 열산화하여 형성하는 것을 특징으로 하는 유사 소이 기판 제조방법.
- 제 1 항에 있어서,상기 절연막을 패터닝하여 활성영역에서 상기 절연막 상부를 제거하고 오목부를 형성하는 단계가 상기 절연막을 패터닝하여 활성영역과 적어도 일부와 겹치는 시드 영역에 상기 반도체 기판을 드러내는 통로를 형성하는 단계 다음에 이루어지는 것을 특징으로 하는 유사 소이 기판 제조방법.
- 제 1 항에 있어서,상기 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘막의 조합으로 형성하되 상기 실리콘막은 상기 절연막의 중간층에만 사용되는 것을 특징으로 하는 유사 소이 기판 제조방법.
- 반도체 기판 전면에 절연막과 물질막을 형성하는 단계,상기 물질막과 절연막을 패터닝하여 활성영역에서 상기 절연막 상부를 제거하고 오목부를 형성하는 단계,상기 물질막과 동일한 재질의 막을 적층하고 전면 이방성 식각하여 상기 오목부 주변에 물질막 스페이서를 형성하는 단계,상기 물질막 및 상기 물질막 스페이서를 식각 마스크로 상기 절연막을 식각하여 상기 반도체 기판을 드러내는 홀을 형성하는 단계,상기 물질막 및 상기 물질막 스페이서를 제거하는 단계,상기 홀 저면에 드러난 반도체 기판을 시드로 반도체층 선택적 성장을 실시하여 상기 오목부를 반도체층으로 채우는 단계,평탄화 식각으로 상기 절연막의 가장 높은 면 이상으로 자란 반도체층을 제거하는 단계,열산화를 통해 상기 홀을 채운 반도체층을 산화시키는 단계,평탄화 식각을 통해 상기 열산화 단계에서 상기 오목부를 채우는 반도체층 표면에 형성된 열산화막을 제거하는 단계를 구비하여 이루어지는 유사 소이 기판 제조방법.
- 제 7 항에 있어서,상기 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘막의 조합으로 형성하되 상기 실리콘막은 상기 절연막의 중간층에만 사용되는 것을 특징으로 하는 유사소이 기판 제조방법.
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|---|---|---|---|
| KR1020000065882A KR20020036031A (ko) | 2000-11-07 | 2000-11-07 | 선택적 성장 기법을 이용한 유사 소이 기판 제조방법 |
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| KR1020000065882A KR20020036031A (ko) | 2000-11-07 | 2000-11-07 | 선택적 성장 기법을 이용한 유사 소이 기판 제조방법 |
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| KR (1) | KR20020036031A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100909806B1 (ko) * | 2006-09-14 | 2009-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리방법 |
-
2000
- 2000-11-07 KR KR1020000065882A patent/KR20020036031A/ko not_active Application Discontinuation
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| KR100909806B1 (ko) * | 2006-09-14 | 2009-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리방법 |
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