KR20020034019A - Circuit of output driver in rambus dram - Google Patents

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Abstract

PURPOSE: An output buffer circuit of a Rambus DRAM is provided, which operates stably, by obtaining a desired output swing width by increasing a current flowing in a channel of an output driver for an initial fixed period during a read operation. CONSTITUTION: Output driver parts(P1,N1) input data read from a memory cell(2) during a read command. The first and the second pull-down switching part(N2,N3) discharges a voltage of a data output pad as a ground voltage(Vss) by output signals of the output driver parts and a control signal and are connected serially each other. A pulse generator part(4) generates a pulse signal for an initial fixed period during the read command. And a PMOS transistor(P2) supplies an external voltage(Vext) to a gate of the first pull-down switching part.

Description

램버스 디램의 출력 버퍼 회로{CIRCUIT OF OUTPUT DRIVER IN RAMBUS DRAM}Output buffer circuit of Rambus DRAM {CIRCUIT OF OUTPUT DRIVER IN RAMBUS DRAM}

본 발명은 램버스(Rambus) 디램(DRAM)의 출력 드라이버 회로에 관한 것으로,특히 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있는 램버스 디램의 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output driver circuit of a Rambus DRAM, and in particular, by increasing the amount of current flowing through a channel of an output driver during a predetermined period during a read operation to obtain a desired output swing width. An output buffer circuit of a Rambus DRAM capable of operating.

도 1a은 종래의 오픈 드레인(open drain) 구조를 갖는 출력 버퍼 회로를 도시한 회로도이다.FIG. 1A is a circuit diagram illustrating an output buffer circuit having a conventional open drain structure.

도시된 바와 같이, 리드 명령 디코더부(1)에 의해 선택된 메모리 셀(2)로부터 독출된 데이터(Data)를 입력하는 출력 드라이버단(P1, N1)과, 상기 출력 드라이버단(P1, N1)의 출력 신호에 의해 패드(3)의 전위를 접지전압(Vss)으로 방전시키는 NMOS 트랜지스터(N2)와, 전원전압(Vterm)과 상기 패드(3) 사이에 접속된 저항(Rterm)으로 구성된다.As shown, the output driver stages P1 and N1 for inputting data Data read out from the memory cell 2 selected by the read command decoder unit 1 and the output driver stages P1 and N1. An NMOS transistor N2 for discharging the potential of the pad 3 to the ground voltage Vss by an output signal, and a resistor Rterm connected between the power supply voltage Vterm and the pad 3.

상기 종래의 출력 버퍼 회로는 데이터(Data)의 상태에 따라 NMOS 트랜지스터(N2)가 온(on)/오프(off)가 결정되고, 디바이스 외부에 연결된 저항(Rterm)과 NMOS 트랜지스터(N2)의 온(on) 저항에 의해 동작점(A)이 결정된다(도 1b 참조). 이때, A의 동작점에서는 출력 임피던스가 작기 때문에 순간적인 전압 변화에도 NMOS 트랜지스터(N2)를 통해 흐르는 전류(Ids)의 변화가 크다. 이러한 현상은 도 1b의 그래프에서 동작점이 라이너(liner) 영역(①영역)으로 갈수록 더욱 심해진다.In the conventional output buffer circuit, the NMOS transistor N2 is turned on / off according to the state of data, and the resistor Rterm and the NMOS transistor N2 connected to the outside of the device are turned on. The operating point A is determined by the (on) resistance (see FIG. 1B). At this time, since the output impedance is small at the operating point of A, the change of the current Ids flowing through the NMOS transistor N2 is large even in the instantaneous voltage change. This phenomenon becomes more severe as the operating point moves toward the liner region (① region) in the graph of FIG. 1B.

도 1a의 출력 버퍼 회로와 같이 동작점이 라이너(liner) 영역(도 1b의 ①영역)으로 가는 것을 방지하기 위하여, 종래의 출력 버퍼 회로는 도 2a에 도시된 바와 같이, 2개의 NMOS 트랜지스터(N2, N3)를 직렬로 연결하여 구성하였다. 따라서,상기 NMOS 트랜지스터(N2)는 전원전압(Vdd)보다 낮은 전압으로 동작이 제어된다.In order to prevent the operating point from going to the liner region (1 region in FIG. 1B) like the output buffer circuit of FIG. 1A, the conventional output buffer circuit is provided with two NMOS transistors N2, as shown in FIG. 2A. N3) was configured in series. Therefore, the NMOS transistor N2 is controlled to operate at a voltage lower than the power supply voltage Vdd.

하지만, NMOS 트랜지스터(N2)가 백 바이어스(back bias) 효과에 의하여 문턱 전압(Vtn)값이 커져 라이터 영역(① 영역)이 증가하게 되어 동작점의 출력 임피던스가 작아지게 된다.However, the NMOS transistor N2 increases the threshold voltage Vtn due to the back bias effect, thereby increasing the lighter region (1 region), thereby reducing the output impedance of the operating point.

도 2a의 출력 버퍼 회로는 도 1a에 도시된 종래의 출력 버퍼 회로보다는 게이트 컨트롤 전압을 낮추어 포화 영역(② 영역)을 증가시킬 수 있으나, NMOS 트랜지스터(N3)를 직렬 연결함에 의해 백 바이어스 효과가 발생하여 NMOS 트랜지스터(N2) 의 문턱전압값이 커지게 되어 라이너 영역(① 영역)이 증가하게 된다.The output buffer circuit of FIG. 2A can increase the saturation region (② region) by lowering the gate control voltage than the conventional output buffer circuit shown in FIG. 1A, but the back bias effect is generated by connecting the NMOS transistors N3 in series. As a result, the threshold voltage value of the NMOS transistor N2 is increased to increase the liner region (1 region).

이는 도 3에 도시된 바와 같이, 한 채널 상에 여러개의 디바이스(10_n_)가 연결되어 있을 경우, 연속적인 디바이스 액세스시 앞단의 디바이스 액세스에 의해 뒷단의 디바이스 액세스때는 라이너(liner) 영역에서 동작하게 된다. 이는 리드 동작시 뒷단의 디바이스의 출력 전류값(IDS)이 작아 오동작을 유발하는 문제점이 있었다.As shown in FIG. 3, when several devices 10_n_ are connected on one channel, the device is operated in the liner area when the device is accessed by the front device during continuous device access. . This is a problem that causes a malfunction due to a small output current value (I DS ) of the device at the rear end during the read operation.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있는 램버스 디램의 출력 버퍼 회로를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to stably operate by increasing the amount of current flowing through a channel of an output driver during a predetermined period during a read operation to obtain a desired output swing width. It is to provide an output buffer circuit of Rambus DRAM.

상기 목적을 달성하기 위하여, 본 발명의 램버스 디램의 출력 버퍼 회로는,In order to achieve the above object, the output buffer circuit of the Rambus DRAM of the present invention,

오픈 드레인 구조를 갖는 출력 버퍼 회로에 있어서,In an output buffer circuit having an open drain structure,

리드 명령시 메모리 셀로부터 독출된 데이터를 입력하는 출력 드라이버 수단과,Output driver means for inputting data read from the memory cell during a read command;

상기 출력 드라이버 수단의 출력 신호와 제어 신호에 의해 데이터 출력 패드의 전위를 접지전압으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭 수단과,First and second pull-down switching means connected in series for discharging the potential of the data output pad to the ground voltage by an output signal and a control signal of the output driver means;

상기 리드 명령의 초기 동작시 일정 구간동안 펄스 신호를 발생하는 펄스 발생 수단과,Pulse generating means for generating a pulse signal for a predetermined period during the initial operation of the read command;

상기 펄스 발생 수단의 출력 신호에 의해 상기 제 1 풀다운 스위칭 수단의 채널에 흐르는 전류의 량을 증가시키는 전류 안정화 수단을 포함하여 이루어진 것을 특징으로 한다.And current stabilization means for increasing the amount of current flowing through the channel of the first pull-down switching means by the output signal of the pulse generating means.

본 발명의 램버스 디램의 출력 버퍼 회로에 있어서, 상기 출력 드라이버 수단은 PMOS 트랜지스터로 구성된 풀업 드라이버단과, NMOS 트랜지스터로 구성된 풀다운 드라이버단으로 구성된 것을 특징으로 한다.In the output buffer circuit of the Rambus DRAM of the present invention, the output driver means comprises a pull-up driver stage composed of PMOS transistors, and a pull-down driver stage composed of NMOS transistors.

본 발명의 램버스 디램의 출력 버퍼 회로에 있어서, 상기 제 1 및 제 2 풀다운 스위칭 수단은 NMOS 트랜지스터로 각각 구성된 것을 특징으로 한다.In the output buffer circuit of the Rambus DRAM of the present invention, the first and second pull-down switching means are each composed of NMOS transistors.

상기 전류 안정화 수단은 MOS 트랜지스터로 구성되며, 특히 PMOS 트랜지스터로 구성된 것을 특징으로 한다.The current stabilization means is composed of a MOS transistor, in particular, characterized in that composed of a PMOS transistor.

상기 안정화 수단은 상기 제 1 풀다운 스위칭 수단의 게이트로외부전압(Vext)을 공급하는 것을 특징으로 한다.The stabilization means is characterized in that for supplying an external voltage (Vext) to the gate of the first pull-down switching means.

도 1a는 종래 램버스 디램의 출력 버퍼 회로도1A is an output buffer circuit diagram of a conventional Rambus DRAM.

도 1b는 도 1a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도FIG. 1B is an operational waveform diagram of the NMOS transistor N2 shown in FIG. 1A

도 2a는 종래 램버스 디램의 다른 출력 버퍼 회로도2A is another output buffer circuit diagram of a conventional Rambus DRAM.

도 2b는 도 2a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도FIG. 2B is an operational waveform diagram of the NMOS transistor N2 shown in FIG. 2A

도 3은 종래 램버스 디램의 문제점을 설명하기 위한 개략도Figure 3 is a schematic diagram for explaining the problem of the conventional Rambus DRAM

도 4a는 본 발명에 의한 램버스 디램의 출력 버퍼 회로도4A is an output buffer circuit diagram of a Rambus DRAM according to the present invention.

도 4b는 도 4a에 도시된 NMOS 트랜지스터(N2)의 동작 파형도4B is an operational waveform diagram of the NMOS transistor N2 shown in FIG. 4A.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 : 리드 명령 디코더부2 : 메모리 셀부1 read command decoder 2 memory cell unit

3 : 패드부4 : 펄스 발생부3: pad section 4: pulse generator section

12 : 데이터 수신부13 : 입력 버퍼단12: data receiving unit 13: input buffer stage

10_1∼10_n : 드라이버단10_1 to 10_n: Driver stage

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.

도 4a는 본 발명에 의한 오픈 드레인 구조를 갖는 출력 버퍼 회로를 나타낸 회로도이다.4A is a circuit diagram showing an output buffer circuit having an open drain structure according to the present invention.

도시된 바와 같이, 본 발명의 출력 버퍼 회로는 리드 명령시 메모리 셀(2)로부터 독출된 데이터(Data)를 입력하는 출력 드라이버부(P1, N1)와, 상기 출력 드라이버부(P1, N1)의 출력 신호와 제어 신호(φS)에 의해 데이터 출력 패드의 전위를 접지전압(Vss)으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭부(N2, N3)와, 상기 리드 명령시 초기의 일정 구간동안 펄스 신호를 발생하는 펄스 발생부(4)와, 상기 펄스 발생부(4)의 출력 신호에 의해 상기 제 1 풀다운 스위칭부(N2)의 게이트로 외부전압(Vext)을 공급하는 PMOS 트랜지스터(P2)로 구성된다.As shown in the drawing, the output buffer circuit of the present invention includes output driver parts P1 and N1 for inputting data Data read from the memory cell 2 during a read command, and the output driver parts P1 and N1. First and second pull-down switching units N2 and N3 connected in series for discharging the potential of the data output pad to the ground voltage Vss by the output signal and the control signal φS, and a predetermined period initially during the read command. PMOS transistor P2 for supplying an external voltage Vext to the gate of the first pull-down switching unit N2 by a pulse generator 4 for generating a pulse signal and an output signal of the pulse generator 4. It is composed of

리드 동작시 메모리 셀(2)로부터 독출된 데이터(Data)에 의해 출력 드라이버부(P1, N1)가 동작하여 입력 데이터(Data)의 반전 신호를 출력한다. 이때, 출력 드라이버부(P1, N1)에서 출력된 데이터는 풀다운 트랜지스터(N2)의 게이트로 입력되어 풀다운 트랜지스터(N2)의 동작을 제어하게 된다. 상기 출력 드라이버부(P1, N1)의 출력 신호에 의해 동작이 제어되는 풀다운 트랜지스터(N2)와 제어 신호(φS)에 의해 동작이 제어되는 풀다운 트랜지스터(N3)에 의해 출력 패드(3)의 전위를 접지전압(Vss)으로 방전시킨다.In the read operation, the output driver units P1 and N1 operate by the data Data read from the memory cell 2 to output an inverted signal of the input data Data. In this case, data output from the output driver units P1 and N1 is input to the gate of the pull-down transistor N2 to control the operation of the pull-down transistor N2. The potential of the output pad 3 is controlled by the pull-down transistor N2 whose operation is controlled by the output signals of the output driver units P1 and N1 and by the pull-down transistor N3 whose operation is controlled by the control signal φS. Discharge to ground voltage (Vss).

본 발명은 리드 동작의 초기시 상기 풀다운 트랜지스터(N2)의 게이트 전압을 증가시켜 트랜지스터(N2)를 통해 흐르는 전류의 양을 증가시킴으로써, 풀 다운(pull down) 동작시 상기 풀다운 트랜지스터(N2)가 백 바이어스 효과에 의해 문턱전압(Vtn)이 증가하는 것과 Vds-Ids 특성 곡선중 라이너(liner) 영역이 증가하는 것을 방지하였다.The present invention increases the amount of current flowing through the transistor N2 by increasing the gate voltage of the pull-down transistor N2 at the beginning of a read operation, so that the pull-down transistor N2 is back during the pull-down operation. The bias effect prevented the increase of the threshold voltage Vtn and the increase of the liner region in the Vds-Ids characteristic curve.

이를 위해, 본 발명에서는 도시된 바와 같이, 리드 명령의 초기시 일정 구간동안 펄스 신호를 발생하는 펄스 발생부(4)와, 이 펄스 발생부(4)의 출력 신호에 의해 상기 풀다운 트랜지스터(N2)의 게이트로 외부전압(Vext)을 공급하는 PMOS 트랜지스터(P2)를 추가로 구성하였다. 따라서, 리드 초기 동작에서는 도 4b의 그래프에서와 같이, 상기 풀다운 트랜지스터(N2)의 구동 전압이 증가하므로서, 채널의 전압 변화에 무관하게 일정한 전류를 출력할 수 있다.To this end, in the present invention, as shown in the drawing, the pulse generator 4 generates a pulse signal for a predetermined period during the initial stage of the read command, and the pull-down transistor N2 is generated by the output signal of the pulse generator 4. A PMOS transistor P2 for supplying the external voltage Vext to the gate of is further configured. Therefore, in the read initial operation, as shown in the graph of FIG. 4B, as the driving voltage of the pull-down transistor N2 increases, a constant current can be output regardless of the voltage change of the channel.

본 발명의 출력 버퍼 회로는 채널 상에서 디바이스가 연속적으로 액세스될 경우, 앞단의 디바이스가 액세스된 후 다음 단의 디바이스가 액세스될 때 상호간의 영향이 최소화 할 수 있다.The output buffer circuit of the present invention can minimize the mutual influence when the next device is accessed after the previous device is accessed when the devices are continuously accessed on the channel.

이상에서 설명한 바와 같이, 본 발명의 램버스 디램의 출력 버퍼 회로에 의하면, 리드 동작시 초기의 일정 구간동안 출력 드라이버의 채널에 흐르는 전류의 양을 증가시켜 원하는 출력 스윙폭을 얻음으로써, 안정되게 동작할 수 있다.As described above, according to the output buffer circuit of the Rambus DRAM of the present invention, it is possible to operate stably by increasing the amount of current flowing through the channel of the output driver during the initial predetermined period during the read operation to obtain a desired output swing width. Can be.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.

Claims (6)

오픈 드레인 구조를 갖는 출력 버퍼 회로에 있어서,In an output buffer circuit having an open drain structure, 리드 명령시 메모리 셀로부터 독출된 데이터를 입력하는 출력 드라이버 수단과,Output driver means for inputting data read from the memory cell during a read command; 상기 출력 드라이버 수단의 출력 신호와 제어 신호에 의해 데이터 출력 패드의 전위를 접지전압으로 방전시키는 직렬 접속된 제 1 및 제 2 풀다운 스위칭 수단과,First and second pull-down switching means connected in series for discharging the potential of the data output pad to the ground voltage by an output signal and a control signal of the output driver means; 상기 리드 명령의 초기 동작시 일정 구간동안 펄스 신호를 발생하는 펄스 발생 수단과,Pulse generating means for generating a pulse signal for a predetermined period during the initial operation of the read command; 상기 펄스 발생 수단의 출력 신호에 의해 상기 제 1 풀다운 스위칭 수단의 채널에 흐르는 전류의 량을 증가시키는 전류 안정화 수단을 포함하여 이루어진 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And current stabilization means for increasing the amount of current flowing in the channel of said first pull-down switching means by the output signal of said pulse generating means. 제 1 항에 있어서,The method of claim 1, 상기 출력 드라이버 수단은 PMOS 트랜지스터로 구성된 풀업 드라이버단과, NMOS 트랜지스터로 구성된 풀다운 드라이버단으로 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And said output driver means comprises a pull-up driver stage composed of PMOS transistors and a pull-down driver stage composed of NMOS transistors. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 풀다운 스위칭 수단은 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And the first and second pull-down switching means are respectively configured with NMOS transistors. 제 1 항에 있어서,The method of claim 1, 상기 전류 안정화 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And said current stabilization means comprises a MOS transistor. 제 4 항에 있어서,The method of claim 4, wherein 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And said MOS transistor is a PMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 안정화 수단은 상기 제 1 풀다운 스위칭 수단의 게이트로 외부전압(Vext)을 공급하는 것을 특징으로 하는 램버스 디램의 출력 버퍼 회로.And said stabilization means supplies an external voltage (Vext) to a gate of said first pull-down switching means.
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