KR100197569B1 - Semiconductor memory device reducing spending voltage on stand-by - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술분야1. TECHNICAL FIELD OF THE INVENTION
반도체 메모리 장치에 관한 것이다.A semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
대기상태시 불필요하게 소비되는 전력을 줄일 수 있느 반도체 메모리 장치를 제공함에 있다.It is an object of the present invention to provide a semiconductor memory device capable of reducing unnecessary power consumption in a standby state.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
전원전압을 인가받는 전송게이트와, 상기 전송게이트를 제어하기 위한 인버터회로와, 상기 전원전압을 인가받아 소정전압으로 다운시키기 위해 드레인-소오스간의 채널이 직렬로 접속된 적어도 하나 이상의 엔모오스 트랜지스터로 이루어진 트랜지스터그룹으로 구성되어, 상기 반도체 메모리 장치가 정상적인 동작을 할 때는 상기 전원전압을 상기 반도체 메모리 장치의 내부로 인가하고, 상기 반도체 메모리 장치가 대기 상태시에는 상기 전원전압을 소정전압으로 다운시킨 전압을 반도체 메모리 장치의 내부로 인가하는 제어회로부를 구비함을 요지로 한다.A transmission gate to which a power supply voltage is applied, an inverter circuit for controlling the transmission gate, and at least one NMOS transistor connected in series with a drain-source channel to receive the power supply voltage to a predetermined voltage; And a transistor group. When the semiconductor memory device is in normal operation, the power supply voltage is applied to the inside of the semiconductor memory device. When the semiconductor memory device is in a standby state, the voltage which lowers the power supply voltage to a predetermined voltage is applied. It is a summary of the present invention to provide a control circuit unit for applying into a semiconductor memory device.
4. 발명의 중요한 용도4. Important uses of the invention
고집적 반도체 메모리 장치에 적합하게 사용된다.It is suitably used for highly integrated semiconductor memory devices.
Description
제1도는 본 발명에 따른 반도체 메모리 장치의 입력단회로도.1 is an input end circuit diagram of a semiconductor memory device according to the present invention.
제2a도 및 제2b도는 본 발명에 따른 시뮬레이션 파형도.2a and 2b are simulation waveform diagrams according to the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대기상태시 공급되는 불필요하게 소비되는 전력을 줄이기 위한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device for reducing unnecessary power consumption supplied in a standby state.
최근 반도체 메모리 장치에서 대기 전류는 필연적으로 흐르게 되는데, 특히 빠른 속도를 원하는 메모리 장치일수록 대기 전류는 더욱 증가하게 된다. 이러한 이유로 주변 장치에서 토글링되면서 출력되는 입력 버퍼의 데이타가 반도체 메모리 장치의 입력으로 사용되어지기 때문이다. 따라서, 반도체 메모리 장치의 입력 버퍼는 계속 활성화되어 대기 전류는 지속적으로 흐르게 되는 것이다.Recently, the standby current inevitably flows in the semiconductor memory device. In particular, the faster the memory device that desires the higher speed, the more the standby current increases. For this reason, data of an input buffer output while being toggled by a peripheral device is used as an input of a semiconductor memory device. Therefore, the input buffer of the semiconductor memory device is continuously activated so that the standby current flows continuously.
이때, 반도체 메모리 장치의 입력단으로 입력되는 전압을 대기상태시에 단절시키면 대기전류를 줄일 수 있으나, 반도체 메모리 장치를 고속화시키고자 하는 경우에는 칩 인에이블신호의 경로를 입력 버퍼의 뒷단에 두는 경우가 있다. 그리하여 상기 입력단의 트랜지스터가 외부신호의 영향을 받게 되는 것이다.At this time, if the voltage input to the input terminal of the semiconductor memory device is disconnected in the standby state, the standby current can be reduced. However, in order to speed up the semiconductor memory device, the path of the chip enable signal is placed behind the input buffer. have. Thus, the transistor of the input terminal is affected by the external signal.
반도체 메모리 장치의 속도가 빨라질수록 전력 소비도 더욱 늘어나게 되었으며, 이로 인해 주변장치와의 조합시 많은 문제점을 일으키고 있다. 즉, 반도체 메모리 장치가 대기 상태임에도 불구하고, 주변 소자에서 출력되는 데이타가 반도체 메모리 장치의 입력이 되어 상기 입력 버퍼가 활성화 상태가 되면서 지속적인 전류가 흐름으로써, 불필요한 전력이 소비되는 것이다.As the speed of a semiconductor memory device increases, power consumption also increases, which causes many problems in combination with peripheral devices. That is, even though the semiconductor memory device is in a standby state, data output from peripheral devices is input to the semiconductor memory device and the input buffer is activated, so that a continuous current flows, thereby consuming unnecessary power.
따라서 본 발명의 목적은, 대기상태시 불필요한 전력소비를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device that can reduce unnecessary power consumption in the standby state.
본 발명의 다른 목적은, 전압을 다운시키고자 할 때 별개의 핀을 사용하지 않고 제어신호의 상태로써 전압을 다운을 할 수 있는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device capable of reducing the voltage as a state of a control signal without using a separate pin when the voltage is to be lowered.
상기한 목적들을 달성하기 위해서 본 발명에서는, 외부로부터 인가되는 전원전압을 인가받는 입력단을 가지는 반도체 메모리 장치에 있어서; 전원전압을 인가받는 전송게이트, 상기 전송게이트를 제어하기 위한 인버터회로 및 상기 전원전압을 인가받아 소정전압으로 다운시키기 위해 드레인-소오스간의 채널이 직렬로 접속된 적어도 하나 이상의 엔모오스 트랜지스터로 이루어진 트랜지스터그룹으로 구성되어, 상기 반도체 메모리 장치가 정상적인 동작을 할 때는 상기 전원전압을 상기 반도체 메모리 장치의 내부로 인가하고, 상기 반도체 메모리 장치가 대기상태시에는 상기 전원전압을 소정전압으로 다운시킨 전압을 반도체 메모리 장치의 내부로 인가하는 제어회로부를 구비함을 특징으로 하는 반도체 메모리 장치를 제공한다.In order to achieve the above objects, the present invention provides a semiconductor memory device having an input terminal for receiving a power supply voltage applied from the outside; Transistor group consisting of a transfer gate to receive a power supply voltage, an inverter circuit for controlling the transfer gate, and at least one NMOS transistor connected in series with a drain-source channel to receive the power supply voltage to a predetermined voltage. Wherein the power supply voltage is applied to the inside of the semiconductor memory device when the semiconductor memory device is in normal operation, and the voltage which lowers the power supply voltage to a predetermined voltage when the semiconductor memory device is in a standby state. Provided is a semiconductor memory device comprising a control circuit portion applied to an inside of a device.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.Hereinafter, the detailed description of the preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the figures represent the same numerals wherever possible.
제1도는 본 발명에 따른 메모리 장치의 입력단회로를 나타낸다.1 shows an input end circuit of a memory device according to the present invention.
제1도를 참조하면, 상기 입력단회로는 제어신호 A가 인가되는 인버터(7), 외부전원전압 VCC가 인가되는 전송게이트(10), 그리고 상기 전송게이트(10)의 출력단과 상기 외부 전원전압사이에 접속된 엔모오스 트랜지스터들(1,2)로 구성된 제어회로부(20)으로 이루어져 있다.Referring to FIG. 1, the input terminal circuit includes an inverter 7 to which a control signal A is applied, a transmission gate 10 to which an external power supply voltage VCC is applied, and an output terminal between the transmission gate 10 and an external power supply voltage. It consists of a control circuit section 20 composed of enMOS transistors 1 and 2 connected to the.
상기 회로의 동작을 살펴보면, 반도체 메모리 장치의 전원 공급은 반도체 메모리 장치가 동작 중일 때 로우레벨의 상기 제어신호 A가 엔모오스 트랜지스터(4)와 피모오스 트랜지스터(3)로 구성된 전송게이트(10)를 통하여 패스 P1을 따라 반도체 메모리 장치의 내부로 공급된다.Referring to the operation of the circuit, the power supply of the semiconductor memory device is the power supply of the semiconductor memory device when the control signal A of the low level transfer gate 10 composed of the enMOS transistor 4 and the PMOS transistor (3). Through the pass P1 is supplied into the semiconductor memory device.
상기 패스 P1을 통하여 공급되는 전압은 외부에서 반도체 메모리 장치에 인가하는 전압과 거의 동일하게 반도체 메모리 장치에 공급할 수 있다. 이때 반도체 메모리 장치의 내부에서 전원을 분리하여, 반도체 메모리 장치가 대기 상태일때는 원하는 곳에 패스 P2만을 통하여 상기 패스 P1을 통하여 공급되는 전원에 비해 보다 낮은 전압을 인가할 수 있다.The voltage supplied through the pass P1 may be supplied to the semiconductor memory device in the same manner as the voltage applied to the semiconductor memory device from the outside. In this case, the power is disconnected from the inside of the semiconductor memory device, and when the semiconductor memory device is in the standby state, a lower voltage may be applied to the desired place than the power supplied through the pass P1 through the pass P2.
상기 패스 P2를 통하여 다운된 전압이 인가되는 것은, 상기 엔모오스 트랜지스터들(1,2)의 드레인으로 상기 외부 전원전압 VCC가 인가될 때 드레쉬홀드(Threshold)전압과 기판 효과(Body Effect)로 인한 전압 감소량 만큼 다운되기 때문이다. 또한 전압을 낮추기 위하여, 반도체 메모리 장치가 대기중일때는 상기 제어 신호 A의 하이레벨 전압이 상기 전송게이트(10)에 인가된다. 따라서 상기 전송게이트(10)이 턴-오프되어 상기 P1는 차단되므로 상기 패스 P2만을 통하여 전원이 공급된다.The voltage applied down through the pass P2 is applied to the threshold voltage and the substrate effect when the external power supply voltage VCC is applied to the drains of the NMOS transistors 1 and 2. This is because the voltage decreases due to the reduction amount. In addition, in order to lower the voltage, the high level voltage of the control signal A is applied to the transfer gate 10 when the semiconductor memory device is in standby. Therefore, since the transmission gate 10 is turned off and the P1 is cut off, power is supplied only through the pass P2.
상기한 바와 같이, 대기상태일 경우 출력전압을 낮추기 위한 제어회로(20)로서 상기 두 개의 엔모오스 트랜지스터들(1,2)를 사용하였지만 필요에 따라 그 이상 또는 그 이하의 개수로 트랜지스터를 사용할 수 있다.As described above, the two NMOS transistors 1 and 2 are used as the control circuit 20 for lowering the output voltage in the standby state. However, the transistors may be used in a number more or less as necessary. have.
한편, 반도체 메모리 장치에 있어서 메모리 쎌에 데이타를 쓰고 읽는 과정 또는 어드레스가 이동되는 과정에서 발생되는 대기 상태시에는 낮은 전압에 의해 반도체 메모리 장치가 영향을 받는 정도가 결정지어 진다. 또한 다운된 전압을 메모리쎌 내에 공급하고자 할 때는 다운된 전압에서도 데이타를 유지할 수 있는 조건을 갖춘 메모리 쎌 구조이어야 한다.On the other hand, in the semiconductor memory device, the degree of influence of the semiconductor memory device is determined by the low voltage in the standby state generated in the process of writing and reading data into the memory X or moving the address. In addition, when supplying the down voltage to the memory cell, it must be a memory cell structure with the condition that data can be maintained even in the down voltage.
상기 원하는 다운 전압은 VCC-(N × Vth +d)으로 설정할 수 있다. 이때, N은 전압을 다운시키고자 할 때 연결하는 트랜지스터의 수이고, Vth는 엔모오스 트랜지스터의 턴-온 전압이다. 그리고 d는 엔모오스 트랜지스터를 연결할 때 발생하는 기판 효과에 의한 감소전압을 의미한다.The desired down voltage may be set to VCC- (N × Vth + d). In this case, N is the number of transistors connected when the voltage is to be lowered, and Vth is the turn-on voltage of the NMOS transistor. And d denotes a reduced voltage due to the substrate effect generated when connecting the NMOS transistor.
또한, 반도체 메모리 장치에서 대기 상태나 동작 상태에서 항상 트랜지스터 턴-온 시켜야할 트랜지스터가 있으며, 이때 대기 상태시에 낮은 전압으로 동작시켜도 충분하다면 전력감소 회로를 사용할 수 있다. 그리하여 대기 상태에서 소비되는 전력을 줄일 수 있다.In addition, in a semiconductor memory device, there are transistors that should be turned on at all times in a standby state or an operating state, and a power reduction circuit may be used if it is sufficient to operate at a low voltage in the standby state. Thus, power consumption in the standby state can be reduced.
제2a도 및 제2b도는 본 발명에 따라 대기상태와 정상동작상태시에 반도체 메모리 장치에 인가되는 전압변화를 나타내는 파형도이다.2A and 2B are waveform diagrams showing a voltage change applied to the semiconductor memory device in the standby state and the normal operation state according to the present invention.
제2a도와 제2b도를 참조하면, 반도체 메모리 장치가 동작중일때는 풀 VCC가 공급되며, 대기 상태일때는 VCC가 원하는 소정레벨로 다운되고 있다. 또한 전압 강하 회로에서 반도체 메모리 장치가 대기 상태일 경우에는 반도체 메모리 장치에 공급되는 전류 및 전압은 절반으로 줄어들어 있음을 볼 수 있다. 또한 전류도 대기상태에서는 감소됨을 알 수 있다. 그리고 노드 N2은 상기 제어신호 A가 인가되어 구동되는 상기 인버어터(7)의 출력노드이고, N1는 상기 엔모오스 트랜지스터(1)의 드레쉬홀드전압 및 기판효과에 의해 다운된 전압을 나타내는 것이다.Referring to FIGS. 2A and 2B, the full VCC is supplied when the semiconductor memory device is in operation, and the VCC is brought down to a desired predetermined level when in the standby state. In addition, when the semiconductor memory device is in the standby state in the voltage drop circuit, the current and voltage supplied to the semiconductor memory device are reduced by half. It can also be seen that the current is also reduced in the standby state. The node N2 is an output node of the inverter 7 driven by the control signal A, and N1 represents a threshold voltage of the enMOS transistor 1 and a voltage down by the substrate effect.
상기한 바와 같이 본 발명은 대기상태시에 불필요하게 소비되는 전력을 줄일 수 있는 이점을 가진다.As described above, the present invention has an advantage of reducing unnecessary power consumption in the standby state.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
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| KR1019950028400A KR100197569B1 (en) | 1995-08-31 | 1995-08-31 | Semiconductor memory device reducing spending voltage on stand-by |
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| KR1019950028400A KR100197569B1 (en) | 1995-08-31 | 1995-08-31 | Semiconductor memory device reducing spending voltage on stand-by |
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| KR970012687A KR970012687A (en) | 1997-03-29 |
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