Claims (19)
제1전원자 출력노드사이에 형성되는 출력용 풀업단과, 제2전원과 상기 출력노드 사이에 형성되는 출력용 풀다운단을 가지는 데이타 출력버퍼에 있어서; 상기 제1전원에 연결되고 소정의 부하를 공급하는 풀업용부하 수단과, 상기 출력노드에 연결되고 상기 출력노드의 전압레벨에 따라 전류흐름이 제어되는 풀업용전송수단과, 상기풀업용부하수단과 풀업용 전송수단 사이에 형성되는 풀업용스위칭수단을 구비함을 특징으로 하는 데이타 출력버퍼 .A data output buffer having an output pull-up end formed between a first power supply output node and an output pull-down end formed between a second power supply and the output node; A pull-up load means connected to the first power supply and supplying a predetermined load, a pull-up transmission means connected to the output node and controlled for current flow according to the voltage level of the output node, and the pull-up load means And a pull-up switching means formed between the pull-up transmission means.
제1항에 있어서, 상기 제1전원이 칩 의부에서 공급되는 전원전압(VCC)에 연결된 전원임과, 상기 제2전원이 칩 의부에서 공급되는 접지전압(VSS)에 연결된 전원임을 특징으로 하는 데이타 출력버퍼.The data of claim 1, wherein the first power source is a power source connected to a power supply voltage VCC supplied from a chip unit, and the second power source is a power source connected to a ground voltage VSS supplied from a chip unit. Output buffer.
제1항에 있어서, 상기 풀업용부하 수단이, 상기 제1전원에 채널의 일단이 연결되고 소정의 칩 선택신호에 의헤 동작되는 부하트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼.2. The data output buffer as claimed in claim 1, wherein the pull-up load means comprises a load transistor connected to one end of the channel to the first power supply and operated by a predetermined chip select signal.
제3항에 있어서, 상기 풀업용전송수단이, 상기 출력노드에 채널의 일단과 제어단자가 공통접속된 전송트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼.4. The data output buffer according to claim 3, wherein the pull-up transmission means comprises a transmission transistor in which one end of a channel and a control terminal are commonly connected to the output node.
제4항에 있어서, 상기 풀업용스위칭수단이, 칩 내에 구비되는 ATD회로에서 출력되는 반전된 출력 인에이블 신호에 제어단자가 접속되고 상기 부하 트랜지스터하 전송트랜지스터 사이에 채널이 접속된 스위 칭트랜지스터로 이루어짐을 특징으로 하는 데이타 추력버퍼.The switching transistor of claim 4, wherein the switching device for pull-up is connected to a control terminal connected to an inverted output enable signal output from an ATD circuit provided in a chip, and a channel is connected between the transfer transistor under the load transistor. Data thrust buffer, characterized in that made.
제1전원과 출력노드 사이에 형성되는 출력용 풀업단과, 제2전원과 상기 출력노드 사이에 형성되는 출력용 풀다운단을 가지는 데이타 출력 버퍼에 있어서; 상기 제2전원에 연결되고 소정의 부하를 공급하는 풀다운용부하수단과, 상기 출력노드에 연결되고 상기 출력노드의 전압레벨에 따라 전류흐름이 제어되는 풀다운용전송수단과,상기 풀다운 부하수단과 풀다운용 전송수단사이에 형성되는 풀다운용 스위칭수단을 구비함을 특징으로 하는 데이타 출력 버퍼.A data output buffer having an output pull-up stage formed between a first power supply and an output node, and an output pull-down stage formed between a second power supply and the output node; A pull-down load means connected to the second power supply and supplying a predetermined load, a pull-down transmission means connected to the output node and controlled to flow the current according to the voltage level of the output node, and the pull-down load means And a pull down switching means formed between the operational transmission means.
제6항에 있어서, 상기 제1전원이 칩 의부에서 공급되는 전원전압(VCC)에 연결된 전원임과, 상기 제2전원이 칩 외부에서 공급되는 접지전압(VSS)에 연결된 전원임을 특징으로 하는 데이타 출력버퍼.The data of claim 6, wherein the first power source is a power source connected to a power supply voltage VCC supplied from a chip portion, and the second power source is a power source connected to a ground voltage VSS supplied from an outside of the chip. Output buffer.
제6항에 있어서, 상기 풀다운용부하수단이, 상기 제2전원에 채널의 일단이 연결되고 소정의 칩 선택신호에 의해 동작되는 부하트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼7. The data output buffer according to claim 6, wherein the pull-down load means comprises a load transistor connected to one end of a channel to the second power supply and operated by a predetermined chip select signal.
제8항에 있어서, 상기 풀다운용전송수단이, 상기 출력노드에 채널의 일단과 제어단자가 공통접속된 전송트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼.The data output buffer according to claim 8, wherein the pull-down transmission means comprises a transmission transistor in which one end of a channel and a control terminal are commonly connected to the output node.
제9항에 있어서, 상기 풀다운용스위칭수단이, 칩 내에 구비되는 ATD회로에서 출력되는 반전된 출력 인에이블신호에 제어단자가 접속되고 상기 부하트랜지스터와 전송트랜지스터 사이에 채널이 접속된 스위칭트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼.10. The switching transistor of claim 9, wherein the pull-down switching means comprises a switching transistor having a control terminal connected to an inverted output enable signal output from an ATD circuit provided in a chip and a channel connected between the load transistor and the transmission transistor. Data output buffer, characterized in that.
제1전원과 출력노드사이에 형성되는 출력용 풀업단과, 제2전원과 상기 출력노드 사이에 형성되는 출력용 풀다운단을 가지는 데이타 출력 버퍼에 있어서; 상기 제1전원에 연결되고 소정의 제1부하를 공급하는 풀업용부하 수단과; 상기 출력노드에 연결되고 상기 출력노드의 전압레벨에 따라 전류흐름이 제어되어 상기 출력노드의 전압레벨을 소정의 정전압레벨로 유지시키는 풀업용전송수단과; 상기 풀업용부하수단과 풀업용전송수단 사이에 형성되는 풀업용스위칭누단과; 상기 제2전원에 연결되고 소정의 제2부하를 공급하는 풀다운용부하수단과; 상기 출력노드에 연결되고 상이 출력노드의 전압레벨에 따라 전류흐름이 제어되어, 상기 출력노드의 전압레벨을 상기 정전압레벨로 유지시키는 풀다운용전송 수단과; 상기 풀업용부하수단과 풀다운용전송수단 사이에 형성되는 풀다운용스위칭수단을 구비함을 특징으로 하는 데이타 출력버퍼.A data output buffer having an output pull-up stage formed between a first power supply and an output node, and an output pull-down stage formed between a second power supply and the output node; A pull-up load means connected to the first power supply and supplying a predetermined first load; A pull-up transmission means connected to the output node, the current flow being controlled according to the voltage level of the output node to maintain the voltage level of the output node at a predetermined constant voltage level; A pull-up switching end end formed between the pull-up load means and the pull-up transmission means; A pull-down load means connected to the second power supply and supplying a predetermined second load; Pull-down transmission means connected to the output node and having a current flow controlled according to a voltage level of the output node, the voltage level of the output node being maintained at the constant voltage level; And a pull-down switching means formed between the pull-up load means and the pull-down transfer means.
제11항에 있어서, 상기 제1전원이 칩 의부에서 공급되는 전원전입(VCC)에 연결되고 전원임과, 상기 제2전원이 칩 외부에서 공급되는 접지전압(VSS)에 연결된 전원임을 특징으로 하는 데이타 출력버퍼.12. The method of claim 11, wherein the first power source is connected to a power supply (VCC) supplied from the chip portion and the power source, and the second power source is connected to the ground voltage (VSS) supplied from the outside of the chip, characterized in that Data output buffer.
출력노드를 서로 공유하는 출력용풀업단 및 출력용풀다운단과, 상기 출력노드의 전압레벨을 소정의 정전압 레벨로 유지시키는 프리세트회로를 각각 구비하는 데이타 출력버퍼에 있어서; 상기 프리세트회로가; 칩의 전원전압단(VCC)에 채널이 연결되고 소정의 제1제어신호에 의해 동작되어 제1부하를 공급하는 제1부하트랜지스터와, 상기 출력노드에 제어단과 채널이 공통연결되어 상기 출력노드의 전압레벨을 감지하고 상기 감지된 레벨이 "로우"레벨에 있을시에 이를 풀업하는 제1전송트랜지스터와, 소정의 제2제어신호에 의해 동작되고 상기 제1부하트랜지스터와 제1전송트랜지스터 사이에 채널이 연결되어 상기제1부하 및 제1전송트랜지스터를 스위칭하는 제1스위칭트랜지스터와, 칩의 접지전압단(VSS)에 채널이 연결되고 상기 제1제어 신호에 의해 동작되어 제2부하를 공급하는 제21하트랜지스터와, 상기 출력노드에 제어단과 채널이 연결되어 상기 출력노드의 전압레벨을 감지하고 상기 감지된 레벨이 "하이"레벨에 있을시에 이를 풀다운하는 제2전송트랜지스터와, 상기 제2제어신호에 의해 동작되고 상기 제2부하트랜지스터와 제2전송트랜지스터 사이에 채널이 연결되어 상기 제2부하 및 제2전송트랜지스터를 스위칭하는 제2스위칭트랜지스터로 이루어짐을 특징으로 하는 데이타 출력버퍼.A data output buffer having an output pull-up stage and an output pull-down stage which share output nodes with each other, and a preset circuit for maintaining the voltage level of the output node at a predetermined constant voltage level; The preset circuit; A first load transistor connected to a power supply voltage terminal VCC of the chip and operated by a predetermined first control signal to supply a first load, and a control terminal and a channel are commonly connected to the output node, A first transmission transistor that senses a voltage level and pulls it up when the sensed level is at a " low " level, and is operated by a predetermined second control signal and is channeled between the first load transistor and the first transmission transistor. A first switching transistor for switching the first load and the first transmission transistor and a channel connected to the ground voltage terminal VSS of the chip and operated by the first control signal to supply a second load; A second transmission transistor having a 21 transistor and a control terminal and a channel connected to the output node to sense a voltage level of the output node and pull down when the sensed level is at a "high" level; And a second switching transistor operated by the second control signal and having a channel connected between the second load transistor and the second transmission transistor to switch the second load and the second transmission transistor. Data output buffer.
제13항에 있어서, 상기 제1부하와 제2부하가 각각 전원전압(VCC)과 접지전압(VSS)임을 특징으로 하는 데이타 출력버퍼.The data output buffer of claim 13, wherein the first load and the second load are a power supply voltage (VCC) and a ground voltage (VSS), respectively.
제14항에 있어서, 상기 제1제어신호가 칩 선택신호(VS)임과, 상기 제2제어신호가 칩 내에 구비되는 ATD회로에서 출력되는 반전된 출력인에이불신호임을 특징으로 하는 데이타 출력버퍼.15. The quilt signal according to claim 14, wherein the first control signal is a chip select signal VS and the second control signal is an inverted output output from an ATD circuit provided in the chip. Data output buffer characterized in that.
제15항에 있어서, 상기 제1및 제2부하트랜지스터가 적어도 칩의 라이트 동작이나 대기상태에서 디세이블되는 동작을 포함함을 특징으로 하는 데이타 출력버퍼.16. The data output buffer as recited in claim 15, wherein the first and second load transistors include at least a write operation of the chip or an operation disabled in a standby state.
제15항 또는 제16항에 있어서, 상기 제1및 제2스위칭트랜지스터가 적어도 칩의 라이트동작이나 대기상태에서 디세이블되는 동작을 포함함을 특징으로 하는 데이타 출력버퍼.17. The data output buffer as recited in claim 15 or 16, wherein the first and second switching transistors comprise at least a write operation of the chip or an operation disabled in the standby state.
제13항에 있어서, 상기 제1전송트랜지스터와 제2전송트랜지스터의 각 개폐동작이 상기 출력노드에 따라 서로 상보적으로 이루어짐을 특징으로 하는 데이타 출력버퍼.The data output buffer according to claim 13, wherein the opening and closing operations of the first transmission transistor and the second transmission transistor are complementary to each other according to the output node.
제13항에 있어서, 상기 "로우"레벨이0-0.8V 사이의 전압레벨임과, 상기 "하이"레벨이 2.0-5.0V사이의 전압레벨임을 특징으로 하는 데이타 출력버퍼.15. The data output buffer as claimed in claim 13, wherein said "low" level is a voltage level between 0 and 0.8V, and said "high" level is a voltage level between 2.0 and 5.0V.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.