KR100333354B1 - Data output control circuit in semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리의 데이터 출력 제어 회로에 관한 것으로, 출력 구동부의 단위 구동부 가운데 구동 전류의 크기와 활성화되는 시간을 모두 고려하여 가장 큰 전력 소비 억제 효과가 기대되는 단위 구동부의 풀다운 신호를 독립적으로 발생시켜서 해당 단위 구동부가 활성화되지 않는 동안에는 해당 단위 구동부의 풀다운 신호를 발생시키지 않아 전력 소비 억제 효과를 얻을 수 있도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명은 전류 제어부와 게이트 전압 배전부, 전치 구동부, 출력 구동부를 포함하여 이루어진다. 전류 제어부는 패드를 통하여 출력되는 데이터 신호의 스윙폭을 측정하여 데이터 신호의 스윙폭이 특정 범위의 값을 갖도록 하기 위한 전류 제어 신호를 발생시킨다. 게이트 전압 배전부는 전류 제어 신호의 제 1 전류 제어 신호와 동일한 논리 값을 갖는 제 1 단위 구동부 제어 신호를 발생시킨다. 전치 구동부는 제 1 풀다운 신호와 제 2 풀다운 신호를 순차적으로 출력하고, 제 1 단위 구동부 제어 신호가 하이 레벨일 때 제 3 풀다운 신호와 제 4 풀다운 신호를 순차적으로 출력한다. 출력 구동부는 다수개의 단위 구동부로 구성되고, 다수개의 단위 구동부 가운데 제 1 단위 구동부가 게이트 전압 레벨 전류 제어 신호와 제 3 풀다운 신호 및 제 4 풀다운 신호에 의해 턴 온 되어 풀다운 경로를 형성하며, 제 1 단위 구동부를 제외한 나머지 단위 구동부가 게이트 전압 레벨 전류 제어 신호와 제 1 풀다운 신호 및 제 2 풀다운 신호에 의해 턴 온 되어 풀다운 경로를 형성하여 상기 데이터 신호가 소정의 스윙폭을 갖도록 하는 제어한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output control circuit of a semiconductor memory, and independently generates pull-down signals of a unit driver in which the greatest power consumption suppression effect is expected in consideration of both the magnitude of the driving current and the activation time among the unit drivers of the output driver. In order to prevent power consumption, the unit driver does not generate a pull-down signal while the unit driver is not activated. The present invention for this purpose comprises a current control unit, a gate voltage distribution unit, a pre-drive unit, an output driver. The current controller generates a current control signal for measuring the swing width of the data signal output through the pad so that the swing width of the data signal has a specific range of values. The gate voltage distribution unit generates the first unit driver control signal having the same logic value as the first current control signal of the current control signal. The pre-drivers sequentially output the first pull-down signal and the second pull-down signal, and sequentially output the third pull-down signal and the fourth pull-down signal when the first unit driver control signal is at a high level. The output driver includes a plurality of unit drivers, and among the plurality of unit drivers, the first unit driver is turned on by the gate voltage level current control signal, the third pull-down signal, and the fourth pull-down signal to form a pull-down path. The remaining unit driver except the unit driver is turned on by the gate voltage level current control signal, the first pull-down signal, and the second pull-down signal to form a pull-down path to control the data signal to have a predetermined swing width.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리의 데이터 출력 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly to a data output control circuit of a semiconductor memory.
반도체 메모리 가운데 램버스 디램(Rambus DRAM)은 메모리 디바이스가 탑재된 PCB 기판 위의 배선(RSL 채널)을 통해 전송되는 신호의 스윙(RSL 스윙) 폭이 1.0V∼1.8V의 800㎷ 범위를 갖도록 규정되어 있다. 따라서 데이터 출력 제어 회로는 패드에 실리는 데이터 신호의 전압 레벨이 상술한 범위 내에 있도록 제어한다.Among the semiconductor memories, Rambus DRAM is defined so that the swing (RSL swing) width of the signal transmitted through the wiring (RSL channel) on the PCB board on which the memory device is mounted has a range of 800V of 1.0V to 1.8V. have. Therefore, the data output control circuit controls so that the voltage level of the data signal carried on the pad is within the above-mentioned range.
도 1은 종래의 데이터 출력 제어 회로를 나타낸 블록 다이어그램이다. 도 1에 나타낸 바와 같이, 종래의 반도체 메모리의 데이터 출력 제어 회로는 제어 신호 발생부(102)와 출력 제어부(104)로 구성된다. 제어 신호 발생부(102)는 데이터가 입출력되는 다수개의 패드(DQ 패드) 중에 세 번째 패드(PAD3)와 네 번째패드(PAD4)를 통하여 출력되는 데이터 신호의 RSL 스윙폭을 측정한다.1 is a block diagram showing a conventional data output control circuit. As shown in Fig. 1, a data output control circuit of a conventional semiconductor memory is composed of a control signal generator 102 and an output controller 104. The control signal generator 102 measures the RSL swing width of the data signal output through the third pad PAD3 and the fourth pad PAD4 among the plurality of pads DQ pads through which data is input and output.
제어 신호 발생부(102)는 전류 제어부(106)와 게이트 전압 발생부(108), 게이트 전압 배전부(110)로 구성된다.The control signal generator 102 includes a current controller 106, a gate voltage generator 108, and a gate voltage distributor 110.
전류 제어부(106)는 RSL 스윙폭이 1.0V∼1.8V의 800㎷ 범위 내에 있도록 제어하기 위한 7비트의 전류 제어 신호(ictrl<0:6>)를 발생시켜서 게이트 전압 배전부(110)로 출력한다.The current controller 106 generates a 7-bit current control signal ictrl <0: 6> for controlling the RSL swing width to be within 800 kHz of 1.0 V to 1.8 V and outputs it to the gate voltage distribution unit 110. do.
게이트 전압 발생부(108)는 출력 구동부(118)의 출력 저항(Rout) 특성을 만족시키기 위한 게이트 전압(Vgate)을 발생시켜서 게이트 전압 배전부(110)로 출력한다. 게이트 전압(Vgate)은 전원전압(VDD)보다 조금 낮은 전압이다. 이 게이트 전압(Vgate)이 출력 구동부(118)를 구성하는 트랜지스터의 게이트를 제어하여 트랜지스터의 턴 온 저항을 증가시킨다. 이 때문에 출력 구동부(118)의 출력 저항(Rout) 역시 증가한다. 이처럼 출력 구동부(118)의 출력 저항(Rout)을 증가시키는 이유는 출력 구동부(118)의 출력 저항과 RSL 채널 저항을 매칭시켜서 데이터 신호가 RSL 채널을 따라 정확히 전달되도록 하기 위함이다.The gate voltage generator 108 generates a gate voltage Vgate for satisfying the output resistance Rout of the output driver 118 and outputs the gate voltage Vgate to the gate voltage distribution unit 110. The gate voltage Vgate is slightly lower than the power supply voltage VDD. This gate voltage Vgate controls the gates of the transistors constituting the output driver 118 to increase the turn-on resistance of the transistors. For this reason, the output resistance Rout of the output driver 118 also increases. The reason for increasing the output resistance Rout of the output driver 118 is to match the output resistance of the output driver 118 with the RSL channel resistance so that the data signal is correctly transmitted along the RSL channel.
게이트 전압 배전부(110)는 전류 제어 신호(ictrl<0:6>)와 게이트 전압(Vgate) 및 티클럭 인에이블 신호(tclk_en)가 입력된다. 게이트 전압 배전부(110)는 전류 제어신호(ictrl<0:6>)와 티클럭 인에이블 신호(tclk_en)를 멀티플렉싱한 다음 게이트 전압(Vgate) 레벨로 레벨 쉬프트 시킨 게이트 전압 레벨 전류 제어 신호(envg<0:6>)를 발생시켜서 출력 구동부(118)로 출력한다. 티클럭 인에이블 신호(tclk_en)는 램버스 디램의 데이터 리드 제어부(data read controller, 도면에는도시하지 않았음)에서 발생하는 티클럭(tclk)에 의해 만들어지는 신호이다. 티클럭(tclk)은 데이터 리드 제어부가 메모리의 외부로 데이터를 내보내거나 메모리 코어에서 데이터를 리드할 때 발생하는 클럭 신호이다.The gate voltage distribution unit 110 receives a current control signal ictrl <0: 6>, a gate voltage Vgate, and a tick clock enable signal tclk_en. The gate voltage distribution unit 110 multiplexes the current control signal ictrl <0: 6> and the T clock enable signal tclk_en and then level shifts the gate voltage level current control signal to the gate voltage Vgate level (envg). <0: 6>) is generated and output to the output driver 118. The tick clock enable signal tclk_en is a signal generated by the tick clock tclk generated by a data read controller (not shown) of the Rambus DRAM. The tick clock tclk is a clock signal that is generated when the data read controller sends data out of the memory or reads data from the memory core.
출력 제어부(104)는 위상 분할부(112)와 슬루율 제어부(116), MUX & 전치 구동부(114), 출력 구동부(118)로 구성된다.The output controller 104 includes a phase divider 112, a slew rate controller 116, a MUX & pre-driver 114, and an output driver 118.
위상 분할부(112)는 티클럭(tclk)으로부터 제 2 티클럭(tclkl)과 제 2 티클럭바 신호(tclklb)를 발생시킨다. 제 2 티클럭(tclkl)과 제 2 티클럭바 신호(tclklb)는 서로 180°의 위상 차를 갖는 상보신호이다.The phase divider 112 generates a second tick clock tclkl and a second tick clock bar signal tclklb from the tick clock tclk. The second tick clock tclkl and the second tick clock bar signal tclklb are complementary signals having a phase difference of 180 ° from each other.
슬루율 제어부(116)는 슬루율 제어 신호(sl<0:1>)를 발생시켜서 MUX & 전치 구동부(114)로 출력한다. 슬루율 제어 신호(sl<0:1>)는 패드(PADn)로부터 RSL 채널을 통해 전송되는 데이터 신호의 슬루율(slew rate)이 PVT(Power, Voltage, Temperature)의 변화에 영향을 받지 않고 일정하게 유지되도록 제어하기 위한 신호이다. 슬루율 제어 신호(sl<0:1>)는 티클럭(tclk)을 지연시켜서 제 3 티클럭(tcl)이 발생하도록 한다. 슬루율 제어 신호(sl<0:1>)의 조합에 따라 티클럭(tclk)의 지연 정도가 결정된다. 제 3 티클럭(tcl)은 MUX & 전치 구동부(114)에서 발생하는 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)가 서로 시차를 두고 순차적으로 출력되도록 제어하기 위한 신호이다.The slew rate controller 116 generates a slew rate control signal sl <0: 1> and outputs it to the MUX & pre-driver 114. The slew rate control signal sl <0: 1> has a constant slew rate of the data signal transmitted from the pad PADn through the RSL channel without being affected by changes in power, voltage, and temperature (PVT). Is a signal for controlling to be maintained. The slew rate control signal sl <0: 1> delays the tick clock tclk so that the third tick clock tcl is generated. The degree of delay of the tick clock tclk is determined according to the combination of the slew rate control signals sl <0: 1>. The third tick clock tcl is a signal for controlling the first pull-down signal q and the second pull-down signal ql generated by the MUX & pre-driver 114 to be sequentially output with a time difference from each other.
MUX & 전치 구동부(114)에는 위상 분할부(112)의 제 2 티클럭(tclkl)과 제 2 티클럭바(tclklb), 교대로 발생하는 짝수 데이터(eread)와 홀수 데이터(oread), 슬루율 제어 신호(sl<0:1>)가 입력된다. MUX & 전치 구동부(114)는 이 신호들로부터 제 1풀다운 신호(q)와 제 2 풀다운 신호(ql)를 발생시켜서 출력하는데, 짝수 데이터(eread)와 홀수 데이터(oread)를 각각 티클럭(tclk)의 상승 모서리(rising edge)와 하강 모서리(falling edge)에서 선택하여 각각 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)로서 출력한다. 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)는 슬루율 제어 신호(sl<0:1>)의 값에 따라 시차를 두고 순차적으로 출력된다. 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)가 순차적으로 출력되도록 하는 것은 출력 구동부(118)에서 제 1 풀다운 신호(q)에 의해 턴 온되는 풀다운 경로(트랜지스터)와 제 2 풀다운 신호(ql)에 의해 턴 온되는 풀다운 경로의 각각의 턴 온 시점에 차이가 발생하여 전류의 크기를 점진적으로 증가시키기 위한 것이다. 이 때문에 패드(PADn)를 통하여 출력되는 데이터 신호의 슬롭이 완만해져서 패드(PADn)에 실리는 데이터 신호에 언더슈트가 발생하지 않게 된다.The MUX & pre-driver 114 has a second tickle tclkl and a second tickleb tclklb of the phase divider 112, alternating even data (eread), odd data (oread), and slew rate. The control signal sl <0: 1> is input. The MUX & Pre-Driver 114 generates and outputs a first pull-down signal q and a second pull-down signal ql from these signals, and each of the even data and the odd data oread has a tick clock (tclk). ) Is selected from a rising edge and a falling edge of the output power and output as a first pull-down signal q and a second pull-down signal ql, respectively. The first pull-down signal q and the second pull-down signal ql are sequentially output with a time difference according to the value of the slew rate control signal sl <0: 1>. The first pull-down signal q and the second pull-down signal ql are sequentially output by the pull-down path (transistor) and the second pull-down signal turned on by the first pull-down signal q in the output driver 118. A difference occurs at each turn-on time of the pull-down path turned on by (ql) to gradually increase the magnitude of the current. For this reason, the slop of the data signal output through the pad PADn is smoothed so that undershoot does not occur in the data signal carried on the pad PADn.
출력 구동부(118)는 RSL 스윙폭(800㎷)을 만족하는 하이 레벨 출력 전압(VOH)과 로우 레벨 출력 전압(VOL)을 얻는데 필요한 크기의 전류를 발생시킨다. 출력 구동부(118)는 7개의 단위 구동부로 구성된다. 각각의 단위 구동부는 게이트 전압 레벨 전류 제어 신호(envg<0:6>)와 제 1 풀다운 신호(q) 및 제 2 풀다운 신호(ql)에 의해 제어되어 풀다운 경로를 형성한다. 각 단위 구동부에서 턴 온 되는 트랜지스터의 수에 따라 풀다운 경로의 크기가 결정되며, 이 풀다운 경로의 크기에 따라 패드(PADn)에 실리는 데이터 신호의 값이 결정된다.The output driver 118 generates a current having a magnitude necessary to obtain a high level output voltage VOH and a low level output voltage VOL satisfying the RSL swing width 800 kHz. The output driver 118 is composed of seven unit drivers. Each unit driver is controlled by a gate voltage level current control signal envg <0: 6>, a first pulldown signal q, and a second pulldown signal ql to form a pulldown path. The size of the pull-down path is determined according to the number of transistors turned on in each unit driver, and the value of the data signal on the pad PADn is determined by the size of the pull-down path.
도 2는 종래의 데이터 출력 제어 회로의 게이트 전압 발생부와 게이트 전압 배전부를 나타낸 회로도이다. 도 2에 나타낸 바와 같이, 게이트 전압 발생부(108)는 연산증폭기의 반전 입력단(-)에 기준 게이트 전압(Vgref)이 입력되고, 출력이 비반전 입력단(+)으로 피드백 되어 기본적으로 단위 이득 전압 증폭기(Unity Gain Voltage Amplifier)를 구성한다. 기준 게이트 전압(Vgref)과 동일한 크기의 게이트 전압(Vgate)이 출력된다.2 is a circuit diagram illustrating a gate voltage generator and a gate voltage distributor of a conventional data output control circuit. As shown in FIG. 2, in the gate voltage generator 108, a reference gate voltage Vgref is input to an inverting input terminal (−) of an operational amplifier, and an output is fed back to a non-inverting input terminal (+), thereby basically providing a unit gain voltage. Configure an amplifier (Unity Gain Voltage Amplifier). A gate voltage Vgate having the same magnitude as the reference gate voltage Vgref is output.
게이트 전압 배전부(110)에서는 7비트로 구성된 전류 제어 신호(ictrl<0:6>)의 각 단위 비트가 7개의 낸드 게이트(204(0∼6))에 입력된다. 이 7개의 낸드 게이트(204)의 또 다른 입력은 티클럭 인에이블 신호(tclk_en)이다. 따라서 티클럭 인에이블 신호(tclk_en)가 하이 레벨일 때 각 낸드 게이트(204)에서 전류 제어 신호(ictrl<0:6>)의 논리 값이 반전되어 출력되고 이 반전된 출력은 역시 7개의 인버터(206(0∼6))에 의해 각각 재 반전된다. 각각의 인버터(206)에는 게이트 전압 발생부(108)의 게이트 전압(Vgate)이 공급되어, 인버터(206)의 출력은 게이트 전압(Vgate) 레벨이 된다. 즉, 티클럭 인에이블 신호(tclk_en)가 하이 레벨일 때 게이트 전압 배전부(110)에서 출력되는 게이트 전압 레벨 전류 제어 신호(envg<0:6>)는 게이트 전압 레벨의 신호로서 전류 제어 신호(ictrl<0:6>)와 동일한 논리 값을 갖는다.In the gate voltage distribution unit 110, each unit bit of the current control signal ictrl <0: 6> consisting of seven bits is input to seven NAND gates 204 (0 to 6). Another input of these seven NAND gates 204 is a tick clock enable signal (tclk_en). Therefore, when the T clock enable signal tclk_en is at a high level, the logic value of the current control signal ictrl <0: 6> is inverted and output at each NAND gate 204, and the inverted output is also obtained by seven inverters ( Are reversed by 206 (0 to 6), respectively. Each inverter 206 is supplied with a gate voltage Vgate of the gate voltage generator 108, and the output of the inverter 206 is at a gate voltage Vgate level. That is, the gate voltage level current control signal envg <0: 6> output from the gate voltage distribution unit 110 when the tick clock enable signal tclk_en is at a high level is a signal of the gate voltage level and is a current control signal ( ictrl <0: 6>).
도 3은 종래의 데이터 출력 제어 회로의 MUX & 전치 구동부를 나타낸 회로도이다. 도 3에 나타낸 바와 같이, MUX & 전치 구동부(114)는 제 1 및 제 2 풀다운 신호 발생부(302)(304)로 구성된다. 제 1 풀다운 신호 발생부(302)에서, 제 2 티클럭(tclkl)과 제 2 티클럭바(tclklb)에 의해 상보적으로 턴 온되는 두 개의 트랜스미션 게이트(306)(308)에 각각 홀수 데이터(oread)와 짝수 데이터(eread)가 입력된다. 트랜스미션 게이트(306)는 제 2 티클럭(tclkl)이 로우 레벨일 때 턴 온 되고, 트랜스미션 게이트(308)는 제 2 티클럭(tclkl)이 하이 레벨일 때 턴 온 된다. 두 트랜스미션 게이트(306)(308)의 출력은 모두 직렬 연결된 두 개의 인버터(310)(312)에 의해 일차적으로 구동 능력이 향상되어 제 1 풀다운 신호(q)로서 출력된다. 제 2 풀다운 신호 발생부(304)에서 제 3 티클럭(tcl)과 제 3 티클럭바(tclb)에 의해 상보적으로 턴 온되는 두 개의 트랜스미션 게이트(314)(316)에 각각 홀수 데이터(oread)와 짝수 데이터(eread)가 입력된다. 트랜스미션 게이트(314)는 제 3 티클럭(tcl)이 로우 레벨일 때 턴 온 되고, 트랜스미션 게이트(316)는 제 3 티클럭(tcl)이 하이 레벨일 때 턴 온 된다. 두 트랜스미션 게이트(314)(316)의 출력은 모두 직렬 연결된 두 개의 인버터(318)(320)에 의해 일차적으로 구동 능력이 향상되어 제 2 풀다운 신호(ql)로서 출력된다. 제 2 티클럭(tclkl)과 제 3 티클럭(tcl)은 시차를 두고 발생하기 때문에 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)도 시차를 두고 출력된다.3 is a circuit diagram illustrating a MUX & pre-driver of a conventional data output control circuit. As shown in FIG. 3, the MUX & Pre-Driver 114 is comprised of first and second pull-down signal generators 302, 304. In the first pull-down signal generator 302, odd data (2) is respectively provided to two transmission gates 306 and 308 that are complementarily turned on by the second tick clock tclkl and the second tick clock bar tclklb. oread) and even data (eread) are input. The transmission gate 306 is turned on when the second tick clock tclkl is at the low level, and the transmission gate 308 is turned on when the second tick clock tclkl is at the high level. The outputs of both transmission gates 306 and 308 are primarily improved in driving capability by two inverters 310 and 312 connected in series and output as the first pull-down signal q. Odd data (oread) to the two transmission gates 314 and 316 which are complementarily turned on by the third and second tee clock bars tcl and tclb in the second pull-down signal generator 304, respectively. ) And even data (eread) are input. The transmission gate 314 is turned on when the third tee clock tcl is at a low level, and the transmission gate 316 is turned on when the third tee clock tcl is at a high level. The outputs of both transmission gates 314 and 316 are primarily driven by two inverters 318 and 320 connected in series, and are output as a second pull-down signal ql. Since the second and third tick clocks tclkl and tcl are generated with a time difference, the first pull-down signal q and the second pull-down signal ql are also output with a time difference.
도 4는 종래의 데이터 출력 제어 회로의 출력 구동부를 나타낸 회로도이다. 도 4에 나타낸 바와 같이, 출력 구동부(118)는 7개의 단위 구동부(402(0∼7))로 구성된다. 단위 구동부(402(0))를 예로 들어 단위 구동부의 구조를 설명하면, 게이트 전압 레벨 전류 제어 신호(envg<0:6>)에 의해 턴 온되는 상위 트랜지스터(404)(406)와, 제 1 풀다운 신호(q) 및 제 2 풀다운 신호(ql)에 의해 턴 온되는 하위 트랜지스터(408)(410)로 구성된다. 도 4에는 각 단위 구동부(402)에 2개의 상위 트랜지스터와 2개의 하위 트랜지스터만을 나타내었으나, 실제로는 제 7 단위구동부(402(6))의 경우 상위 트랜지스터 420과 422가 각각 64개씩의 트랜지스터로 구성된다. 도 4에서 각 트랜지스터의 참조 부호에 부가된 배수 표시(×mn)가 병렬 연결되는 트랜지스터의 수를 의미한다. 즉, 하위에 위치한 단위 구동부는 상위의 단위 구동부보다 트랜지스터의 수가 1/2로 감소한다. 따라서, 제 7 단위 구동부(402(6)는 256개의 트랜지스터로 구성되고, 제 6 단위 구동부(402(5)는 128개의 트랜지스터, 제 5 단위 구동부(402(4)는 64개의 트랜지스터, 제 4 단위 구동부(402(3)는 32개의 트랜지스터, 제 3 단위 구동부(402(2)는 16개의 트랜지스터, 제 2 단위 구동부(402(1)는 8개의 트랜지스터, 제 1 단위 구동부(402(0)는 4개의 트랜지스터로 구성된다. 즉, 단위 구동부(402)를 구성하는 각 트랜지스터가 모두 동일한 크기일 경우, 하위에 위치한 단위 구동부는 상위에 위치한 단위 구동부의 1/2에 해당하는 전류 구동 능력을 갖는다. 따라서, 제 7 단위 구동부(402(6))는 출력 구동부(118)의 전체 구동 능력의 50%를 가지며, 제 6 단위 구동부(402(5))는 25%, 제 5 단위 구동부(402(4))는 12.5%, 제 4 단위 구동부(402(3))는 6.25%, 제 3 단위 구동부(402(2))는 3.125%, 제 2 단위 구동부(402(1))는 1.5625%, 제 1 단위 구동부(402(0))는 0.78125%의 전류 구동 능력을 갖는다.4 is a circuit diagram showing an output driver of a conventional data output control circuit. As shown in Fig. 4, the output driver 118 is composed of seven unit drivers 402 (0 to 7). Referring to the unit driver 402 (0) as an example, the structure of the unit driver is described. The upper transistors 404 and 406 turned on by the gate voltage level current control signal envg <0: 6>, and the first And the lower transistors 408 and 410 turned on by the pull-down signal q and the second pull-down signal ql. In FIG. 4, only two upper transistors and two lower transistors are shown in each unit driver 402. However, in the case of the seventh unit driver 402 (6), the upper transistors 420 and 422 each include 64 transistors. do. In FIG. 4, the number of transistors (xmn) added to the reference numerals of the transistors are connected in parallel. That is, the number of transistors located in the lower unit is reduced by half the number of transistors than in the upper unit driver. Therefore, the seventh unit driver 402 (6) includes 256 transistors, the sixth unit driver 402 (5) has 128 transistors, and the fifth unit driver 402 (4) has 64 transistors, and the fourth unit. The driver 402 (3) has 32 transistors, the third unit driver 402 (2) has 16 transistors, the second unit driver 402 (1) has 8 transistors, and the first unit driver 402 (0) has 4 transistors. That is, when each transistor constituting the unit driver 402 has the same size, the lower unit driver has a current driving capability corresponding to 1/2 of the upper unit driver. The seventh unit driver 402 (6) has 50% of the overall driving capability of the output driver 118, the sixth unit driver 402 (5) is 25%, and the fifth unit driver 402 (4). ) Is 12.5%, the fourth unit driver 402 (3) is 6.25%, the third unit driver 402 (2) is 3.125%, and the second unit driver 402 (1) is 1.5625%, the first unit driver 402 (0) has a current driving capability of 0.78125%.
이와 같이 이루어지는 종래의 데이터 출력 제어 회로에서, 전류 제어 신호(ictrl<5>)의 논리 값이 1일 때에는, 게이트 전압 레벨 전류 제어 신호(envg<5>)의 값이 논리 1이 되어 제 6 단위 구동부(402(5))의 상위 트랜지스터가 모두 턴 온 된다. 또 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)가 순차적으로 활성화되어 제 6 단위 구동부(402(5))의 하위 트랜지스터를 턴 온 시킨다. 즉,제 6 구동부(402(5)) 전체가 활성화되는 것이다.In the conventional data output control circuit configured as described above, when the logic value of the current control signal ictrl <5> is 1, the value of the gate voltage level current control signal envg <5> becomes logic 1 and is the sixth unit. The upper transistors of the driver 402 (5) are all turned on. In addition, the first pull-down signal q and the second pull-down signal ql are sequentially activated to turn on the lower transistor of the sixth unit driver 402 (5). That is, the entire sixth driver 402 (5) is activated.
그러나, 전류 제어 신호(ictrl<5>)의 논리 값이 0일 때에는, 게이트 전압 레벨 전류 제어 신호(envg<5>)의 값이 논리 0이 되어 제 6 단위 구동부(402(5))의 상위 트랜지스터가 모두 턴 오프 된다. 그러나 이때에도 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)가 순차적으로 활성화되어 제 6 단위 구동부(402(5))의 하위 트랜지스터를 턴 온 시킨다. 즉, 제 6 구동부(402(5))가 활성화되지 않음에도 불구하고, MUX & 전치 구동부(114)에서는 출력 구동부(118)의 제 6 단위 구동부(402(5))를 구동하기 위한 구동 전류를 발생시키기 때문에 불필요한 전력 소모가 발생하는 것을 알 수 있다.However, when the logic value of the current control signal ictrl <5> is 0, the value of the gate voltage level current control signal envg <5> becomes logic 0, which is higher than the sixth unit driver 402 (5). The transistors are all turned off. However, even at this time, the first pull-down signal q and the second pull-down signal ql are sequentially activated to turn on the lower transistor of the sixth unit driver 402 (5). That is, although the sixth driver 402 (5) is not activated, the MUX & pre-driver 114 generates a drive current for driving the sixth unit driver 402 (5) of the output driver 118. It can be seen that unnecessary power consumption occurs because it generates.
따라서 본 발명은 출력 구동부의 단위 구동부 가운데 구동 전류의 크기와 활성화되는 시간을 모두 고려하여 가장 큰 전력 소비 억제 효과가 기대되는 단위 구동부의 풀다운 신호를 독립적으로 발생시켜서 해당 단위 구동부가 활성화되지 않는 동안에는 해당 단위 구동부의 풀다운 신호를 발생시키지 않아 전력 소비 억제 효과를 얻을 수 있도록 하는데 그 목적이 있다.Therefore, the present invention independently generates a pull-down signal of the unit driver in which the greatest power consumption suppression effect is expected in consideration of both the magnitude of the driving current and the activation time of the unit driver of the output driver, and while the unit driver is not activated, The purpose is to obtain a power consumption suppression effect by not generating a pull-down signal of the unit driver.
이와 같은 목적의 본 발명은 전류 제어부와 게이트 전압 배전부, 전치 구동부, 출력 구동부를 포함하여 이루어진다.The present invention for this purpose comprises a current control unit, a gate voltage distribution unit, a pre-drive unit, an output driver.
전류 제어부는 패드를 통하여 출력되는 데이터 신호의 스윙폭을 측정하여 데이터 신호의 스윙폭이 특정 범위의 값을 갖도록 하기 위한 전류 제어 신호를 발생시킨다. 게이트 전압 배전부는 전류 제어 신호의 제 1 전류 제어 신호와 동일한 논리값을 갖는 제 1 단위 구동부 제어 신호를 발생시킨다.The current controller generates a current control signal for measuring the swing width of the data signal output through the pad so that the swing width of the data signal has a specific range of values. The gate voltage distribution unit generates a first unit driver control signal having the same logic value as the first current control signal of the current control signal.
전치 구동부는 제 1 풀다운 신호와 제 2 풀다운 신호를 순차적으로 출력하고, 제 1 단위 구동부 제어 신호가 하이 레벨일 때 제 3 풀다운 신호와 제 4 풀다운 신호를 순차적으로 출력한다. 출력 구동부는 다수개의 단위 구동부로 구성되고, 다수개의 단위 구동부 가운데 제 1 단위 구동부가 게이트 전압 레벨 전류 제어 신호와 제 3 풀다운 신호 및 제 4 풀다운 신호에 의해 턴 온 되어 풀다운 경로를 형성하며, 제 1 단위 구동부를 제외한 나머지 단위 구동부가 게이트 전압 레벨 전류 제어 신호와 제 1 풀다운 신호 및 제 2 풀다운 신호에 의해 턴 온 되어 풀다운 경로를 형성하여 상기 데이터 신호가 소정의 스윙폭을 갖도록 하는 제어한다.The pre-drivers sequentially output the first pull-down signal and the second pull-down signal, and sequentially output the third pull-down signal and the fourth pull-down signal when the first unit driver control signal is at a high level. The output driver includes a plurality of unit drivers, and among the plurality of unit drivers, the first unit driver is turned on by the gate voltage level current control signal, the third pull-down signal, and the fourth pull-down signal to form a pull-down path. The remaining unit driver except the unit driver is turned on by the gate voltage level current control signal, the first pull-down signal, and the second pull-down signal to form a pull-down path to control the data signal to have a predetermined swing width.
도 1은 종래의 데이터 출력 제어 회로를 나타낸 블록 다이어그램.1 is a block diagram showing a conventional data output control circuit.
도 2는 종래의 데이터 출력 제어 회로의 게이트 전압 발생부와 게이트 전압 배전부를 나타낸 회로도.2 is a circuit diagram showing a gate voltage generation unit and a gate voltage distribution unit of a conventional data output control circuit.
도 3은 종래의 데이터 출력 제어 회로의 MUX & 전치 구동부를 나타낸 회로도.3 is a circuit diagram showing a MUX & pre-driver of a conventional data output control circuit.
도 4는 종래의 데이터 출력 제어 회로의 출력 구동부를 나타낸 회로도.4 is a circuit diagram showing an output driver of a conventional data output control circuit.
도 5는 본 발명에 따른 데이터 출력 제어 회로의 게이트 전압 발생부와 게이트 전압 배전부를 나타낸 회로도.5 is a circuit diagram showing a gate voltage generation unit and a gate voltage distribution unit of the data output control circuit according to the present invention.
도 6은 본 발명에 따른 데이터 출력 제어 회로의 MUX & 전치 구동부를 나타낸 회로도.6 is a circuit diagram showing a MUX & pre-driver of the data output control circuit according to the present invention.
도 7은 본 발명에 따른 데이터 출력 제어 회로의 출력 구동부를 나타낸 회로도.7 is a circuit diagram showing an output driver of a data output control circuit according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102 : 제어 신호 발생부 104 : 출력 제어부102: control signal generator 104: output control unit
106 : 전류 제어부 108, 508 : 게이트 전압 발생부106: current controller 108, 508: gate voltage generator
110, 510 : 게이트 전압 배전부 112 : 위상 분할부110, 510: gate voltage distribution unit 112: phase divider
114, 602 : MUX & 전치 구동부 116 : 슬루율 제어부114, 602: MUX & pre-drive unit 116: slew rate control unit
118, 730 : 출력 구동부 120, 122, 124 : 패드118, 730: output driver 120, 122, 124: pad
tclk : 제 1 티클럭 tclkl : 제 2 티클럭tclk: first tickle tclkl: second tickle
tcl : 제 3 티클럭 q : 제 1 풀다운 신호tcl: third tick clock q: first pulldown signal
ql : 제 2 풀다운 신호 q5 : 제 3 풀다운 신호ql: second pulldown signal q5: third pulldown signal
ql5 : 제 4 풀다운 신호 envg : 게이트 전압 레벨 전류 제어 회로ql5: fourth pull-down signal envg: gate voltage level current control circuit
Vgate : 게이트 전압 eread : 짝수 데이터Vgate: Gate voltage eread: Even data
oread : 홀수 데이터 sl : 슬루율 제어 신호oread: Odd data sl: Slew rate control signal
본 발명에 따른 반도체 메모리의 데이터 출력 제어 회로의 바람직한 실시예를 도 5 내지 도 7을 참조하여 설명하면 다음과 같다.A preferred embodiment of a data output control circuit of a semiconductor memory according to the present invention will be described with reference to FIGS. 5 to 7 as follows.
도 5는 본 발명에 따른 데이터 출력 제어 회로의 게이트 전압 발생부와 게이트 전압 배전부를 나타낸 회로도이다.5 is a circuit diagram illustrating a gate voltage generator and a gate voltage distributor of a data output control circuit according to the present invention.
게이트 전압 발생부(508)는 출력 구동부(730)의 출력 저항(Rout) 특성을 만족시키기 위한 게이트 전압(Vgate)을 발생시켜서 게이트 전압 배전부(510)로 출력한다. 게이트 전압(Vgate)은 전원전압(VDD)보다 조금 낮은 전압이다. 이 게이트 전압(Vgate)이 출력 구동부(730)를 구성하는 트랜지스터의 게이트를 제어하여 트랜지스터의 턴 온 저항을 증가시킨다. 이 때문에 출력 구동부(730)의 출력 저항(Rout) 역시 증가한다. 이처럼 출력 구동부(730)의 출력 저항(Rout)을 증가시키는 이유는 출력 구동부(730)의 출력 저항과 RSL 채널 저항을 매칭시켜서 데이터 신호가 RSL 채널을 따라 정확히 전달되도록 하기 위함이다.The gate voltage generator 508 generates a gate voltage Vgate to satisfy the output resistance Rout of the output driver 730 and outputs the gate voltage Vgate to the gate voltage distributor 510. The gate voltage Vgate is slightly lower than the power supply voltage VDD. The gate voltage Vgate controls the gate of the transistor constituting the output driver 730 to increase the turn-on resistance of the transistor. For this reason, the output resistance Rout of the output driver 730 also increases. The reason for increasing the output resistance Rout of the output driver 730 is to match the output resistance of the output driver 730 with the RSL channel resistance so that the data signal is correctly transmitted along the RSL channel.
게이트 전압 발생부(508)의 구성을 보면, 연산 증폭기(502)의 반전 입력단(-)에는 기준 게이트 전압(Vgref)이 입력되고, 출력이 비반전 입력단(+)으로 피드백 되어 기본적으로 단위 이득 전압 증폭기(Unity Gain Voltage Amplifier)를 구성하여, 기준 게이트 전압(Vgref)과 동일한 크기의 게이트 전압(Vgate)이 출력된다.Referring to the configuration of the gate voltage generator 508, the reference gate voltage Vgref is input to the inverting input terminal (-) of the operational amplifier 502, and the output is fed back to the non-inverting input terminal (+) to basically unit gain voltage. A unity gain voltage amplifier is configured to output a gate voltage Vgate having the same magnitude as the reference gate voltage Vgref.
게이트 전압 배전부(510)에는 전류 제어 신호(ictrl<0:6>)와 게이트 전압(Vgate) 및 티클럭 인에이블 신호(tclk_en)가 입력된다. 게이트 전압 배전부(510)는 전류 제어신호(ictrl<0:6>)와 티클럭 인에이블 신호(tclk_en)를 멀티플렉싱한 다음 게이트 전압(Vgate) 레벨로 레벨 쉬프트 시킨 게이트 전압 레벨 전류 제어 신호(envg<0:6>)를 발생시켜서 출력 구동부(730)로 출력한다. 또 제 6 전류 제어 신호(ictrl<5>)의 논리 값과 일반 전원전압(VDD) 레벨을 갖는 제 6 단위 구동부 제어 신호(cc<5>)를 발생시킨다. 티클럭 인에이블 신호(tclk_en)는 램버스 디램의 데이터 리드 제어부(data read controller, 도면에는 도시하지 않았음)에서 발생하는 티클럭(tclk)에 의해 만들어지는 신호이다. 티클럭(tclk)은 데이터 리드 제어부가 메모리의 외부로 데이터를 내보내거나 메모리 코어에서 데이터를 리드할 때 발생하는 클럭 신호이다.The current control signal ictrl <0: 6>, the gate voltage Vgate, and the tick clock enable signal tclk_en are input to the gate voltage distribution unit 510. The gate voltage distribution unit 510 multiplexes the current control signal ictrl <0: 6> and the T clock enable signal tclk_en and then level shifts the gate voltage level to the gate voltage Vgate level (envg). <0: 6>) is generated and output to the output driver 730. In addition, a sixth unit driver control signal cc <5> having a logic value of the sixth current control signal ictrl <5> and a general power supply voltage VDD level is generated. The tick clock enable signal tclk_en is a signal generated by the tick clock tclk generated by a data read controller (not shown) of the Rambus DRAM. The tick clock tclk is a clock signal that is generated when the data read controller sends data out of the memory or reads data from the memory core.
게이트 전압 배전부(510)의 구성을 보면, 7비트로 구성된 전류 제어 신호(ictrl<0:6>)의 각 단위 비트가 7개의 낸드 게이트(504(0∼6))에 입력된다. 이 7개의 낸드 게이트(504)의 또 다른 입력은 티클럭 인에이블 신호(tclk_en)이다. 따라서 티클럭 인에이블 신호(tclk_en)가 하이 레벨일 때 각 낸드 게이트(504)에서 전류 제어 신호(ictrl<0:6>)의 논리 값이 반전되어 출력되고 이 반전된 출력은 역시 7개의 인버터(506(0∼6))에 의해 각각 재 반전된다. 각각의 인버터(506)에는 게이트 전압 발생부(508)의 게이트 전압(Vgate)이 공급되어, 인버터(506)의 출력은 게이트 전압(Vgate) 레벨이 된다. 즉, 티클럭 인에이블 신호(tclk_en)가 하이 레벨일 때 게이트 전압 배전부(510)에서 출력되는 게이트 전압 레벨 전류 제어 신호(envg<0:6>)는 게이트 전압 레벨의 신호로서 전류 제어 신호(ictrl<0:6>)와 동일한 논리 값을 갖는다. 이 가운데, 제 6 낸드 게이트(504(5)에서 출력되는 전류 제어 신호(ictrl<5>)는 인버터(512)에 의해 반전되어 제 6 단위 구동부 제어 신호(cc<5>)로서 출력된다.Referring to the structure of the gate voltage distribution unit 510, each unit bit of the current control signal ictrl <0: 6> consisting of seven bits is input to seven NAND gates 504 (0 to 6). Another input of these seven NAND gates 504 is a tick clock enable signal (tclk_en). Therefore, when the T clock enable signal tclk_en is at a high level, the logic value of the current control signal ictrl <0: 6> is inverted and output at each NAND gate 504, and the inverted output is also obtained by seven inverters ( 506 (0 to 6) each is inverted again. Each inverter 506 is supplied with a gate voltage Vgate of the gate voltage generator 508, so that the output of the inverter 506 is at the gate voltage Vgate level. That is, the gate voltage level current control signal envg <0: 6> output from the gate voltage distribution unit 510 when the tick clock enable signal tclk_en is at the high level is a signal of the gate voltage level and is a current control signal ( ictrl <0: 6>). Among these, the current control signal ictrl <5> output from the sixth NAND gate 504 (5) is inverted by the inverter 512 and output as the sixth unit driver control signal cc <5>.
도 6은 본 발명에 따른 데이터 출력 제어 회로의 MUX & 전치 구동부를 나타낸 회로도이다.6 is a circuit diagram illustrating a MUX & pre-driver of the data output control circuit according to the present invention.
MUX & 전치 구동부(602)는 위상 분할부(112)의 제 2 티클럭(tclkl)과 제 2 티클럭바(tclklb), 교대로 발생하는 짝수 데이터(eread)와 홀수 데이터(oread), 슬루율 제어 신호(sl<0:1>)가 입력된다. MUX & 전치 구동부(510)는 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)를 발생시켜서 출력한다. 즉, 짝수 데이터(eread)와 홀수 데이터(oread)를 각각 티클럭(tclk)의 상승 모서리(rising edge)와 하강 모서리(falling edge)에서 선택하여 각각 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)로서 출력한다. 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)는 슬루율 제어 신호(sl<0:1>)의 값에 따라 시차를 두고 순차적으로 출력된다. 제 1 풀다운 신호(q)와 제 2 풀다운 신호(ql)가 순차적으로 출력되도록 하는 것은 출력 구동부(730)에서 제 1 풀다운 신호(q)에 의해 턴 온되는 풀다운 경로(트랜지스터)와 제 2 풀다운 신호(ql)에 의해 턴 온되는 풀다운 경로의 각각의 턴 온 시점에 차이가 발생하여 전류의 크기가 점진적으로 증가하도록 하기 위한 것이다. 이 때문에 패드(PADn)를 통하여 출력되는 데이터 신호의 슬롭이 완만해져서 패드(PADn)에 실리는 데이터 신호에 언더슈트가 발생하지 않게 된다. 상기 제 6 단위 구동부 제어 신호(cc<5>)가 하이 레벨일 때 상기 제 6 단위 구동부(702(5))를 구동하는 제 3 풀다운 신호(q5)와 제 4 풀다운 신호(ql5)를 소정의 시차를 두고 순차적으로 발생시킨다.The MUX & pre-driver 602 is a second tickle tclkl and a second tickleb tclklb of the phase divider 112, alternating even data (eread), odd data (oread), slew rate The control signal sl <0: 1> is input. The MUX & pre-driver 510 generates and outputs a first pull-down signal q and a second pull-down signal ql. That is, the even data and the odd data are selected from the rising edge and the falling edge of the tea clock tclk, respectively, so that the first pulldown signal q and the second pulldown signal are respectively. output as (ql) The first pull-down signal q and the second pull-down signal ql are sequentially output with a time difference according to the value of the slew rate control signal sl <0: 1>. The first pull-down signal q and the second pull-down signal ql are sequentially outputted by the pull-down path (transistor) and the second pull-down signal turned on by the first pull-down signal q in the output driver 730. The difference occurs at each turn-on time of the pull-down path turned on by (ql) so that the magnitude of the current gradually increases. For this reason, the slop of the data signal output through the pad PADn is smoothed so that undershoot does not occur in the data signal carried on the pad PADn. When the sixth unit driver control signal cc <5> is at a high level, a third pulldown signal q5 and a fourth pulldown signal ql5 for driving the sixth unit driver 702 (5) may be predetermined. It is generated sequentially with a time difference.
도 6에 나타낸 MUX & 전치 구동부(610)의 구성을 보면, 제 1 풀다운 신호 발생부(602)는, 제 2 티클럭(tclkl)과 제 2 티클럭바(tclklb)에 의해 상보적으로 턴 온되는 두 개의 트랜스미션 게이트(606)(608)에 각각 홀수 데이터(oread)와 짝수 데이터(eread)가 입력된다. 트랜스미션 게이트(606)는 제 2 티클럭(tclkl)이 로우 레벨일 때 턴 온 되고, 트랜스미션 게이트(608)는 제 2 티클럭(tclkl)이 하이 레벨일 때 턴 온 된다. 트랜스미션 게이트(606)(608)의 출력은 낸드 게이트(610)에서 전원전압(VDD)의 하이 레벨(논리 1) 신호와 낸드 연산된 다음 인버터(612)에 의해 구동 능력이 일차적으로 향상되어 제 1 풀다운 신호(q)로서 출력된다. 또 트랜스미션 게이트(606)(608)의 출력은 또 다른 낸드 게이트(614)에서 제 6 단위 구동부 제어 신호(cc<5>)와 낸드 연산된 다음 인버터(616)에 의해 구동 능력이 일차적으로 향상되어 제 3 풀다운 신호(q5)로서 출력된다.Referring to the configuration of the MUX & pre-drive unit 610 illustrated in FIG. 6, the first pull-down signal generator 602 is turned on complementarily by the second tick clock tclkl and the second tick clock bar tclklb. Odd data and even data are input to the two transmission gates 606 and 608, respectively. The transmission gate 606 is turned on when the second tick clock tclkl is at a low level, and the transmission gate 608 is turned on when the second tick clock tclkl is at a high level. The outputs of the transmission gates 606 and 608 are NAND-operated with the high level (logical 1) signal of the power supply voltage VDD at the NAND gate 610, and then the driving capability is first improved by the inverter 612, thereby providing a first NAND gate. It is output as a pull-down signal q. In addition, the outputs of the transmission gates 606 and 608 are NAND-calculated with the sixth unit driver control signal cc <5> at another NAND gate 614, and then the driving capability is primarily improved by the inverter 616. It is output as the third pull-down signal q5.
제 2 풀다운 신호 발생부(604)는 제 3 티클럭(tcl)과 제 3 티클럭바(tclb)에 의해 상보적으로 턴 온되는 두 개의 트랜스미션 게이트(618)(620)에 각각 홀수 데이터(oread)와 짝수 데이터(eread)가 입력된다. 트랜스미션 게이트(618)는 제 3 티클럭(tcl)이 로우 레벨일 때 턴 온 되고, 트랜스미션 게이트(620)는 제 3 티클럭(tcl)이 하이 레벨일 때 턴 온 된다. 트랜스미션 게이트(618)(620)의 출력은 낸드 게이트(622)에서 전원전압(VDD)의 하이 레벨(논리 1) 신호와 낸드 연산된 다음 인버터(624)에 의해 구동 능력이 일차적으로 향상되어 제 2 풀다운 신호(ql)로서 출력된다. 또 트랜스미션 게이트(618)(620)의 출력은 또 다른 낸드 게이트(626)에서 제 6 단위 구동부 제어 신호(cc<5>)와 낸드 연산된 다음 인버터(628)에 의해 구동 능력이 일차적으로 향상되어 제 4 풀다운 신호(ql5)로서 출력된다.The second pull-down signal generator 604 respectively transmits odd data to two transmission gates 618 and 620 that are complementarily turned on by the third and second tee clock bars tcl and tclb. ) And even data (eread) are input. The transmission gate 618 is turned on when the third tick clock tcl is at a low level, and the transmission gate 620 is turned on when the third tick clock tcl is at a high level. The outputs of the transmission gates 618 and 620 are NAND-operated with the high level (logical 1) signal of the power supply voltage VDD at the NAND gate 622 and then the driving capability is first improved by the inverter 624 so that the second power is increased. It is output as a pulldown signal ql. In addition, the outputs of the transmission gates 618 and 620 are NAND-calculated with the sixth unit driver control signal cc <5> at another NAND gate 626, and then the driving capability is primarily improved by the inverter 628. It is output as a fourth pull-down signal ql5.
도 7은 본 발명에 따른 데이터 출력 제어 회로의 출력 구동부를 나타낸 회로도이다.7 is a circuit diagram showing an output driver of a data output control circuit according to the present invention.
출력 구동부(730)는 7개의 단위 구동부로 구성되어, RSL 스윙폭(800㎷)을 만족하는 하이 레벨 출력 전압(VOH)과 로우 레벨 출력 전압(VOL)을 얻는데 필요한 크기의 전류를 발생시킨다. 각각의 단위 구동부는 게이트 전압 레벨 전류 제어 신호(envg<0:6>)와 제 1 풀다운 신호(q) 및 제 2 풀다운 신호(ql)에 의해 제어되어 풀다운 경로를 형성한다. 각 단위 구동부에서 턴 온 되는 트랜지스터의 수에 따라 풀다운 경로의 크기가 결정되며, 이 풀다운 경로의 크기에 따라 패드(PADn)에 실리는 데이터 신호의 값이 결정된다. 7개의 단위 구동부 가운데 제 6 단위 구동부는 게이트 전압 레벨 전류 제어 신호(envg<5>)와 제 3 풀다운 신호(q5) 및 제 4 풀다운 신호(ql5)에 의해 제어된다.The output driver 730 is composed of seven unit drivers to generate a current having a magnitude required to obtain a high level output voltage VOH and a low level output voltage VOL satisfying the RSL swing width 800 kV. Each unit driver is controlled by a gate voltage level current control signal envg <0: 6>, a first pulldown signal q, and a second pulldown signal ql to form a pulldown path. The size of the pull-down path is determined according to the number of transistors turned on in each unit driver, and the value of the data signal on the pad PADn is determined by the size of the pull-down path. The sixth unit driver among the seven unit drivers is controlled by the gate voltage level current control signal envg <5>, the third pull-down signal q5 and the fourth pull-down signal ql5.
도 6에 나타낸 출력 구동부(730)는 7개의 단위 구동부(702(0∼7))로 구성된다. 단위 구동부(702(0))를 예로 들어 단위 구동부의 구성을 설명하면, 게이트 전압 레벨 전류 제어 신호(envg<0:6>)에 의해 턴 온되는 상위 트랜지스터(704)(706)와, 제 1 풀다운 신호(q) 및 제 2 풀다운 신호(ql)에 의해 턴 온되는 하위 트랜지스터(708)(710)로 구성된다. 도 4에는 각 단위 구동부(702)에 2개의 상위 트랜지스터와 2개의 하위 트랜지스터만을 나타내었으나, 실제로는 제 7 단위 구동부(702(6))의 경우 상위 트랜지스터 420과 422가 각각 64개씩의 트랜지스터로 구성된다. 도 4에서 각 트랜지스터의 참조 부호에 부가된 배수 표시(×mn)가 병렬 연결되는 트랜지스터의 수를 의미한다. 즉, 하위에 위치한 단위 구동부는 상위의 단위 구동부보다 트랜지스터의 수가 1/2로 감소한다. 따라서, 제 7 단위 구동부(702(6)는 256개의 트랜지스터로 구성되고, 제 6 단위 구동부(702(5)는 128개의 트랜지스터, 제 5 단위 구동부(702(4)는 64개의 트랜지스터, 제 4 단위 구동부(702(3)는 32개의 트랜지스터, 제 3 단위 구동부(702(2)는 16개의 트랜지스터, 제 2 단위 구동부(702(1)는 8개의 트랜지스터, 제 1 단위 구동부(702(0)는 4개의 트랜지스터로 구성된다. 즉, 단위 구동부(702)를 구성하는 각 트랜지스터가 모두 동일한 크기일 경우, 하위에 위치한 단위 구동부는 상위에 위치한 단위 구동부의 1/2에 해당하는 전류 구동 능력을 갖는다. 따라서, 제 7 단위 구동부(702(6))는 출력 구동부(730)의 전체 구동 능력의 50%를 가지며, 제 6 단위 구동부(702(5))는 25%, 제 5 단위 구동부(702(4))는 12.5%, 제 4 단위 구동부(702(3))는 6.25%, 제 3단위 구동부(702(2))는 3.125%, 제 2 단위 구동부(702(1))는 1.5625%, 제 1 단위 구동부(702(0))는 0.78125%의 전류 구동 능력을 갖는다. 7개의 단위 구동부 가운데 제 6 단위 구동부(702(5))는 게이트 전압 레벨 전류 제어 신호(envg<5>)와 제 3 풀다운 신호(q5) 및 제 4 풀다운 신호(ql5)에 의해 제어된다. 제 6 단위 구동부(702(5))를 제외한 나머지 단위 구동부는 게이트 전압 레벨 전류 제어 신호(envg<0:6>)와 제 1 풀다운 신호(q) 및 제 2 풀다운 신호(ql)에 의해 제어된다.The output driver 730 shown in FIG. 6 is composed of seven unit drivers 702 (0 to 7). Referring to the unit driver 702 (0) as an example, the configuration of the unit driver includes the upper transistors 704 and 706 turned on by the gate voltage level current control signal envg <0: 6>, and the first transistor. And the lower transistors 708 and 710 which are turned on by the pull down signal q and the second pull down signal ql. In FIG. 4, only two upper transistors and two lower transistors are shown in each unit driver 702, but in the case of the seventh unit driver 702 (6), the upper transistors 420 and 422 each include 64 transistors. do. In FIG. 4, the number of transistors (xmn) added to the reference numerals of the transistors are connected in parallel. That is, the number of transistors located in the lower unit is reduced by half the number of transistors than in the upper unit driver. Therefore, the seventh unit driver 702 (6) is composed of 256 transistors, the sixth unit driver 702 (5) is 128 transistors, and the fifth unit driver 702 (4 is 64 transistors, and the fourth unit is The driver 702 (3) has 32 transistors, the third unit driver 702 (2) has 16 transistors, the second unit driver 702 (1) has 8 transistors, and the first unit driver 702 (0) has 4 transistors. That is, when each transistor constituting the unit driver 702 has the same size, the lower unit driver has a current driving capability corresponding to 1/2 of the upper unit driver. The seventh unit driver 702 (6) has 50% of the overall driving capability of the output driver 730, the sixth unit driver 702 (5) is 25%, and the fifth unit driver 702 (4). ) Is 12.5%, the fourth unit driver 702 (3) is 6.25%, the third unit driver 702 (2) is 3.125%, and the second unit driver 702 (1) is 1.5625%, the first unit driver 702 (0) has a current driving capability of 0.78125%. Of the seven unit drivers, the sixth unit driver 702 (5) is the gate voltage level current control signal envg <5>. ) And the third pull-down signal q5 and the fourth pull-down signal ql5, except for the sixth unit driver 702 (5), the remaining unit driver includes the gate voltage level current control signal envg <0: 6. >) And the first pulldown signal q and the second pulldown signal ql.
종래 기술에서는, 제 6 단위 구동부(402(5))가 디스에이블 되는 경우(ictrl<5>가 논리 0일 때)에도 제 6 단위 구동부(402(5))의 하위 트랜지스터들(64개)을 구동하는데 필요한 크기의 전류도 함께 구동하여 그만큼 MUX & 전치 구동부(114)에서의 전력 소모가 컸던 반면에, 본 발명에 따른 데이터 출력 제어 회로는 전류 제어 신호(ictrl<5>)가 논리 0일 때, 제 6 단위 구동부(702(5))를 구동하기 위한 아무런 신호도 발생시키지 않도록 하기 때문에 MUX & 전치 구동부(602)에서 제 6 단위 구동부(702(5))의 64개의 하위 트랜지스터들을 구동하는데 필요한 크기의 전력을 줄일 수 있어 큰 전력 소비 억제 효과를 기대할 수 있는 것이다.According to the related art, even when the sixth unit driver 402 (5) is disabled (ictrl <5> is logic 0), the lower transistors 64 of the sixth unit driver 402 (5) may be removed. On the other hand, the power of the MUX & pre-driver 114 was large, and the current of the magnitude required to drive the drive was also large, whereas the data output control circuit according to the present invention has a logic 0 when the current control signal ictrl <5> is a logic zero. Since it generates no signal for driving the sixth unit driver 702 (5), it is necessary to drive the 64 lower transistors of the sixth unit driver 702 (5) in the MUX & pre-driver 602. It is possible to expect a large power consumption suppression effect by reducing the power of the size.
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