KR20020030150A - 웨이퍼 레벨 패키지의 제조방법 - Google Patents

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Abstract

본 발명은 금속배선의 신뢰성을 높일 수 있는 웨이퍼 레벨 패키지의 제조방법에 관한 것으로, 본 발명의 웨이퍼 레벨 패키지의 제조방법은, 스크라이브 라인에 의해 구획되고, 상부면에 본드패드들이 배열된 수 개의 반도체 칩들로 이루어진 웨이퍼를 제공하는 단계; 상기 웨이퍼 상에 제1절연층을 도포하는 단계; 스크라이브 라인과 이에 인접하여 배치된 본드패드들을 포함한 웨이퍼의 소정 영역이 노출되도록, 상기 제1절연층을 식각하는 단계; 상기 제1절연층 상에 노출된 본드패드와 일단이 콘택되고, 타단에는 볼 랜드를 갖는 금속배선을 형성하는 단계; 상기 결과물 상에 제2절연층을 도포하는 단계; 상기 금속배선의 볼 랜드와 웨이퍼의 스크라이브 라인이 노출되도록, 상기 제2절연층을 식각하는 단계; 및 상기 노출된 금속배선의 볼 랜드 상에 솔더 볼을 부착시키는 단계를 포함하여 이루어진다.

Description

웨이퍼 레벨 패키지의 제조방법{METHOD FOR FABRICATING WAFER LEVEL PACKAGE}
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관한 것으로서, 특히, 금속배선의 신뢰성을 높일 수 있는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.
기존의 패키지는, 먼저, 수 개의 반도체 칩들을 포함하는 웨이퍼를 그의 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리하고, 그런다음, 개개의 반도체 칩별로 패키징 공정을 실시하는 것을 통해 제조되었다.
그러나, 상기 패키징 공정은 자체적으로 많은 단위 공정들, 예를들어, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체 칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 길다는 문제점을 안고 있다.
따라서, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시하고, 그런다음, 웨이퍼의 스크라이브 라인을 따라 절단하여 개개의 패키지를 제조하는 방법이 제시되었다. 이와 같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지 (Wafer Level Package)라 칭한다.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 수 개의 반도체 칩들(1)로 이루어진 웨이퍼(10)를 마련한 상태에서, 이 웨이퍼(10) 상에 절연층(3)을 형성하고, 그런다음, 공지된 방법으로 상기 절연층(3)을 패터닝해서 각 반도체 칩(1)의 본드패드들(2)을 노출시키고, 그리고, 웨이퍼(10)의 스크라이브 라인 상의 제1절연층 부분도 제거한다. 여기서, 상기 절연층(3)은, 솔더 접합시의 신뢰성 향상을 위해, 응력 완화용고분자 절연층으로 이루어짐이 바람직하다.
다음으로, 도 1b에 도시된 바와 같이, 상기 결과물 상에 스퍼터링 공정을 통해 구리 또는 알루미늄으로 이루어진 금속막을 증착하고, 그런다음, 이 금속막을 패터닝하여 노출된 본드패드(2)와 각각 전기적으로 접속되는 금속배선들(4)을 형성한다. 이때, 본드패드(2)와 접속되는 금속배선의 일단 부분은 원통형 구조를 갖도록 패터닝한다. 이어서, 상기 금속배선(4)을 포함한 절연층(3) 상에 고분자 절연층으로 이루어진 제2절연층(5)을 도포한 후, 상기 제2절연층(5)을 패터닝해서 금속배선(4)의 타단 부분(이하, 볼 랜드라 칭함)을 노출시키고, 그리고, 웨이퍼(10)의 스크라이브 라인 상의 제2절연층 부분도 제거한다.
그 다음, 도 1c에 도시된 바와 같이, 노출된 금속배선의 볼 랜드 상에 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼을 부착시키고, 이어서, 도 1d에 도시된 바와 같이, 다이아몬드 휠(diamond wheel) 등을 이용해서 웨이퍼를 그의 스크라이브 라인을 따라 절단함으로써, 각각의 개별 패키지들로 분리시킨다.
그러나, 전술한 방법을 통해 제조되는 종래의 웨이퍼 레벨 패키지는, 그 제조 공정 동안, 고분자 절연층으로 이루어진 제1 및 제2절연층과 반도체 칩간의 열팽창율 차이에 의한 응력이 상기 반도체 칩의 본드패드 주변에 집중하게 되는데, 상기 본드패드와 콘택된 금속배선 부분이 원통형 구조를 갖고 있고, 이러한 원통형 구조는 집중된 응력에 대해 변형이 쉽게 일어나지 않기 때문에, 결과적으로, 구조적인 취약함으로 인하여 본드패드와 콘택된 원통형 구조의 금속배선 부분에서균열(crack) 및 벗겨짐(peeling off) 등의 불량이 발생되는 문제점이 있다.
또한, 웨이퍼 레벨 패키지를 제조함에 있어서, 스크라이브 라인과 본드패드간의 거리가 100㎛ 정도로 가깝고, 아울러, 본드패드의 배열 방향에서 상기 본드패드들간의 간격도 100㎛ 정도로 가깝기 때문에, 스크라이브 라인과 본드패드를 독립적으로 패터닝할 경우, 솔더 접합부의 신뢰성을 확보하기 위해서 제1절연층을 두껍게 도포해야 하는데, 실질적으로, 제1절연층의 두께를 증가시키는데 어려움이 있기 때문에 금속배선의 전기적 쇼트(short), 또는, 오픈(open) 불량이 초래되는 문제점이 있다.
즉, 도 2a에 도시된 바와 같이, 절연층(11)을 식각할 때, 상기 절연층(11)의 두께만큼 측면으로도 식각이 진행되며, 이때, 측면 식각은 이론적으로 두께 대비 125% 정도가 진행된다. 그런데, 솔더 접합부의 신뢰성을 확보하기 위해, 도 2b에 도시된 바와 같이, 절연층(11)의 도포 두께를 증가시키게 되면, 측면으로의 식각이 필요 이상 진행됨으로써, 언더-컷(under-cut)이 초래되고, 이 결과, 후속의 금속배선 형성시에 전기적 쇼트 또는 오픈 불량이 유발될 수 있다. 여기서, 미설명된 도면부호 12는 식각 마스크로 이용되는 감광막 패턴을 나타낸다.
또한, 제1절연층에 원형의 홈을 형성할 때, 감광막 패턴의 간격이 좁기 때문에 식각된 절연층 부분이 완전히 제거되지 못하고 잔류됨으로써, 다량의 식각 잔유물(scum)이 발생하게 되고, 이에 따라, 잔유물에 의해 전기적 오픈 불량이 발생될 수 있으며, 아울러, 식각되는 제1절연층 부분의 크기가 균일하지 않은 것에 기인하여 오픈되는 본드패드의 면적도 불균일해짐으로써, 전기전도도의 차이에 의해 고속소자에서의 전기적 동작 불량이 발생되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본드패드와 콘택되는 금속배선 부분에 응력이 집중되는 것을 방지하는 것에 의해 금속배선의 신뢰성을 높일 수 있고, 아울러, 절연층의 두께 증가를 통해 금속배선의 신뢰성을 높일 수 있으며, 또한, 본드패드와 금속배선간의 콘택 면적이 균일하게 되도록 하는 것에 의해 전기전도도 차이에 기인된 전기적 특성 저하를 방지할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 및 도 2b는 종래의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 칩 22 : 본드패드
30 : 웨이퍼 31 : 제1절연층
32 : 감광막 패턴 33 : 금속배선
34 : 제2절연층 35 : 솔더 볼
50 : 웨이퍼 레벨 패키지
상기와 같은 목적을 달성하기 위한 본 발명의 웨이퍼 레벨 패키지의 제조방법은, 스크라이브 라인에 의해 구획되고, 상부면에 본드패드들이 배열된 수 개의 반도체 칩들로 이루어진 웨이퍼를 제공하는 단계; 상기 웨이퍼 상에 제1절연층을 도포하는 단계; 스크라이브 라인과 이에 인접하여 배치된 본드패드들을 포함한 웨이퍼의 소정 영역이 노출되도록, 상기 제1절연층을 식각하는 단계; 상기 제1절연층 상에 노출된 본드패드와 일단이 콘택되고, 타단에는 볼 랜드를 갖는 금속배선을 형성하는 단계; 상기 결과물 상에 제2절연층을 도포하는 단계; 상기 금속배선의 볼 랜드와 웨이퍼의 스크라이브 라인이 노출되도록, 상기 제2절연층을 식각하는 단계; 및 상기 노출된 금속배선의 볼 랜드 상에 솔더 볼을 부착시키는 단계를 포함하여 이루어진다.
본 발명에 따르면, 반도체 칩의 본드패드와 웨이퍼의 스크라이브 라인을 동시에 노출시킴으로써, 본드패드 주변에 응력이 집중되는 현상을 줄일 수 있고, 아울러, 절연층의 두께를 증가시키는 것을 통해서 금속배선의 신뢰성을 높일 수 있다. 또한, 본드패드와 금속배선간의 콘택 면적을 균일하게 유지시킴으로써, 전기적 특성도 향상시킬 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 본드패드들(22)이 에지 어레이 타입(edge array type)으로 배열된 수 개의 반도체 칩들(21)로 구성되는 웨이퍼(30)를 마련하고, 상기 웨이퍼(30) 상에 저탄성 고분자 물질로 이루어진 제1절연층(31)을 소정 두께로 도포한다. 그런다음, 상기 제1절연층(31) 상에 감광막의 도포, 노광 및 현상 공정을 차례로 행하여 감광막 패턴(32)을 형성한다. 이때, 감광막 패턴(32)은 웨이퍼(30)의 스크라이브 라인과 본드패드들 상의 제1절연층 부분을 각각 노출시키는 형태가 아닌, 스크라이브 라인과 이에 인접하여 배치된 본드패드들(22) 상의 제1절연층 부분을 동시에 노출시키는 형태로 형성한다. 그 다음, 상기 감광막 패턴(32)을 마스크로해서 노출된 제1절연층 부분을 식각함으로써 반도체 칩(21)의 본드패드들(22)과 웨이퍼(30)의 스크라이브 라인을 동시에 노출시킨다.
여기서, 종래에는 제1절연층에 대한 식각이 본드패드와 스크라이브 라인을 각각 노출시키도록 행해지는 것으로 인하여, 상기 제1절연층의 두께 증가에 어려움이 있지만, 본 발명의 실시예에서는 제1절연층(31)에 대한 식각이 스크라이브 라인과 이에 인접된 본드패드들(22)을 동시에 노출시키도록 행해지기 때문에, 식각 면적이 증가되는 것으로 인하여, 측면 식각 정도의 증가를 방지할 수 있고, 그래서, 상기 제1절연층(31)의 도포 두께를 증가시킬 수 있으며, 결과적으로는, 금속배선의 신뢰성을 높일 수 있게 된다.
도 3b를 참조하면, 감광막 패턴을 제거한 상태에서, 상기 결과물 상에 일단이 본드패드(21)와 콘택되고, 타단은 원형의 볼 랜드를 갖는 금속배선(33)을 형성한다. 여기서, 상기 금속배선(33)은, 바람직하게, 스퍼터링 공정을 통해 구리 또는 알루미늄으로 이루어진 금속막을 증착하는 1단계 공정과, 이 금속막 상에 금속배선으로 될 영역만을 노출시키는 감광막 패턴을 형성하는 2단계 공정, 전기도금을 통해 노출된 금속막 부분 상에 도금막을 형성하는 3단계 공정, 및 감광막 패턴을 제거하고, 그 하부의 금속막 부분을 식각하는 4단계 공정을 통해 형성된다.
여기서, 전술한 바와 같이, 제1절연층(31)에 대한 식각이 본드패드(22) 및 스크라이브 라인을 동시에 노출시키도록 행해지기 때문에, 금속배선(33)을 형성하는 동안, 본드패드(22) 상의 금속배선 부분에 응력이 집중되는 것을 완화시킬 수 있고, 그래서, 상기 금속배선(33)의 신뢰성을 향상시킬 수 있게 된다. 또한, 본드패드(22)와 콘택되는 금속배선 부분의 형태가 원형이 아닌 본드패드(22)와 유사한 구조를 갖도록 함으로써, 구조적인 취약점도 줄일 수 있다.
도 3c를 참조하면, 상기 결과물 상에 상기 금속배선(33)을 보호하도록, 저탄성 고분자 물질로 이루어지는 제2절연층(34)을 도포하고, 공지된 방법으로 제2절연층(34)을 패터닝해서 금속배선(33)의 볼 랜드와 웨이퍼(30)의 스크라이브 라인을 각각 노출시킨다. 그런다음, 노출된 금속배선(33)의 볼 랜드 상에 외부와의 전기적 접속 수단으로서 기능하는 솔더 볼(35)을 부착시킨다. 이때, 솔더 볼(34)의 접합 강도를 증가시키기 위해, 금속배선의 볼 랜드 상에 UBM(Under Bump Metallurgy)을 형성하는 것도 가능하다.
도 3d를 참조하면, 다이아몬드 휠을 이용해서 상기 결과물을 웨이퍼의 스크라이브 라인을 따라 절단시킴으로써, 하나의 반도체 칩(21)이 내장된 웨이퍼 레벨 패키지(50)를 완성한다.
이상에서와 같이, 본 발명은 절연층의 식각시에 스크라이브 라인과 이에 인접한 본드패드들을 모두 노출시키도록 행함으로써, 식각 면적의 증대에 기인해서 그 자신의 도포 두께를 증가시킬 수 있고, 후속의 금속배선의 형성시에는 본드패드 부분에서의 응력 집중을 완화시킴으로써, 결과적으로, 금속배선의 신뢰성을 높일 수 있다.
또한, 본드패드와 콘택되는 금속배선 부분의 형태를 원형이 아닌, 사각 형태로 변경함으로써 구조적인 취약점도 개선시킬 수 있고, 아울러, 금속배선의 형성시, 본드패드와의 콘택 면적이 균일하게 되도록 할 수 있기 때문에 전기적 특성도 향상시킬 수 있다.
게다가, 식각 면적의 증대를 통해 식각 잔유물의 발생을 최소화시킬 수 있기 때문에 식각 잔유물에 기인하는 금속배선의 오픈 불량의 발생도 방지할 수 있다.
한편, 전술한 본 발명의 실시예는 에지 어레이 타입으로 본드패드들이 구비된 경우에 대해서 도시하고 설명하였지만, 센터 어레이 타입(center array type)으로 본드패드들이 구비된 경우에 대해서도 적용 가능하다.
따라서, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 스크라이브 라인에 의해 구획되고, 상부면에 본드패드들이 배열된 수 개의 반도체 칩들로 이루어진 웨이퍼를 제공하는 단계;
    상기 웨이퍼 상에 제1절연층을 도포하는 단계;
    스크라이브 라인과 이에 인접하여 배치된 본드패드들을 포함한 웨이퍼의 소정 영역이 노출되도록, 상기 제1절연층을 식각하는 단계;
    상기 제1절연층 상에 노출된 본드패드와 일단이 콘택되고, 타단에는 볼 랜드를 갖는 금속배선을 형성하는 단계;
    상기 결과물 상에 제2절연층을 도포하는 단계;
    상기 금속배선의 볼 랜드와 웨이퍼의 스크라이브 라인이 노출되도록, 상기 제2절연층을 식각하는 단계; 및
    상기 노출된 금속배선의 볼 랜드 상에 솔더 볼을 부착시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2절연층은 저탄성 고분자 물질로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  3. 제 1 항에 있어서, 상기 금속배선을 형성하는 단계는
    스퍼터링 공정으로 금속막을 증착하는 1단계 공정, 이 금속막 상에 금속배선으로 될 영역만을 노출시키는 감광막 패턴을 형성하는 2단계 공정, 도금을 통해 노출된 금속막 부분 상에 도금막을 형성하는 3단계 공정, 및 감광막 패턴을 제거하고, 그 하부의 금속막 부분을 식각하는 4단계 공정으로 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
  4. 제 1 항에 있어서, 상기 솔더 볼을 부착하는 단계 전,
    노출된 금속배선의 볼 랜드 상에 UBM(Under Bump Metallurgy)을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 패키지의 제조방법.
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WO2006041413A1 (en) * 2004-10-12 2006-04-20 Agency For Science, Technology And Research POLYMER ENCAPSULATED DICING LANE (PEDL) TECHNOLOGY FOR Cu/LOW/ULTRA-LOW k DEVICES
CN112701052A (zh) * 2020-12-29 2021-04-23 苏州科阳半导体有限公司 一种引脚切割方法

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