KR20020029867A - Ｐｌｌ-동조 시스템 - Google Patents

Abstract

이산 시간 PLL-동조 시스템이 위상 검출기 및 기준 주파수(f_REF)의 N/M배와 동일한 주파수로 그 주파수(f_VCO)에 동조시키기 위한 전압 제어 발진기(VCO)를 포함하며, M은 송신기/수신기 채널 거리가 분할된 주파수 스텝들의 수를 나타내는 계수이고, N은 발진 주파수가 분할된 주파수 스텝들의 수를 나타내는 계수이다. 위상 검출기의 샘플링 주파수는 기준 주파수(f_REF)와 실질적으로 동일하다.

Description

ＰＬＬ-동조 시스템{PLL-tuning system}

그러한 동조 시스템은 일반적으로 공지되어 있고, 라디오, 텔레비전, 이동 전화들, 등에 적용되고 있다. 위상 검출기에서, 소정의 주파수 스텝(f_STEP)을 갖는 입력 신호의 위상과 계수 N으로 그 주파수를 분할함으로써 VCO 출력 신호로부터 얻어지는 신호의 위상 간의 차가 검출되고 필터링되어 VCO로 피드백(feed back)된다. 주파수 스텝(f_STEP)이 계수 M으로 분할된 기준 주파수(f_REF)와 동일할 경우, VCO 주파수는 상기 기준 주파수의 N/M배, 즉, 주파수(N/M)*f_REF로 동조된다. 그 기준 주파수는 수정 발진기(crystaloscillator)에 의해 발생될 수 있다.

한편으로 동조된 발진기의 주파수 정확도와, 다른 한편으로 상이한 주파수들 간의 발진기를 스위칭하는 스위칭 속도는 고정된 기준 주파수에 비례하는 주파수에동조된 발진기 주파수(oscillaotorfrequency)를 록킹(lock)하는 제어 루프의 낮은 샘플링 속도의 결과로서 한정된다. 이러한 샘플링 속도 및 샘플링 주파수의 최상의 선택은 동조된 발진기의 주파수 스텝(f_REF)이고, 그 주파수 스텝은 보통 원격통신 시스템들에서의 채널 거리의 분수(1/M), 즉, f_STEP=(1/M)*f_REF이다. 그 경우, 사실상, 그러한 동조 시스템의 대역폭은 약 f_STEP/10(이론적인 나이퀴스트 기준인 f_STEP/2 대신에)이 될 것이다. 높은 정확성에 대해, 주파수 스텝 및 그러므로, 샘플링 주파수가 낮을 것이다. 이러한 요구 조건은 샘플링된 제어 시스템의 작은 대역폭을 초래한다. 그러나, 그 작은 대역폭은 차례로 상이한 채널들 간의 느린 스위칭 속도들을 초래한다. 한 채널에서 또 다른 채널로의 스위칭 시간은 약 1/f_STEP이 될 것이고, 그 정확한 값은 스텝 크기 및 정확성에 의존한다. 또한, 제어 루프의 샘플링 메카니즘에 기인하여, 동조 동안, 항상 주파수 스텝(f_STEP=f_REF/M)과 동일한 주파수의 가상 성분(spurious)이 제어 루프에 존재할 것이다. 이것은 주파수 모듈된 VCO 신호가 신호들이 VCO의 주파수로부터 주파수 거리(f_STEP)의 근접한 채널로 송신하는 송신기로부터 수신될 결과가 획득될 것임을 의미한다. 가상 신호를 충분히 낮게 유지하기 위해서, 심한 루프 필터링이 적용되어야 한다. 그러나, 그러한 루프 필터링은 제어 시스템의 작은 대역폭을 초래하므로 느린 스위칭 속도를 초래한다.

듀얼(네스티드(nested)) FLL/PLL 구조에 기초한 광 대역 동조 시스템을 IEEE 1999 Custom Integrated Circuits Conference에 제시된 Amr N. Hafez an M.I.Elmasry의 논문에도 앞서 기재된 바와 같은 PLL이 기재되어 있다. PLL에 집적된 주파수-전압 피드백 루프를 포함하는 FLL(frequency locked loop)이 큰 대역폭, 낮은 기준 주파수 및 낮은 정확성을 갖는 반면, PLL은 작은 대역폭, 낮은 기준 주파수 및 높은 정확성을 갖는다. 이러한 방법으로, 작은 스텝 크기/높은 정확성의 함수 및 큰 루프 대역폭의 함수는 분리된다. 그러나, 정확한 주파수는 단지 느린 PLL 회로에서만 제어되기 때문에, 이러한 분리에 기인하여, 하나의 채널에서 또 다른 채널로의 빠른 스위칭에 관한 불리한 점(disadvantage)이 도입된다. VCO 주파수가 주파수 스텝(상기 논문의 기준 주파수로서 지시된)으로 동조되는 동안, FLL은 VCO의 높은 주파수와 비교되는 주파수 분배기를 통해 감소되어야 한다. 그것은 FLL의 근본적인 이점이 완전하게 개발되지 않을 수도 있음을 의미한다.

본 발명은 이산 시간 PLL-동조 시스템에 관한 것이며, 위상 검출기 및 기준 주파수(f_REF)의 N/M배와 동일한 주파수로 그 주파수(f_VCO)에 동조시키기 위한 전압 제어 발진기(VCO)를 포함하며, M은 송신기/수신기 채널 거리가 분할된 주파수 스텝들의 수를 나타내는 계수이고, N은 발진 주파수가 분할된 주파수 스텝들의 수를 나타내는 계수이다.

도 1은 본 발명에 따른 PLL-동조 시스템의 일반화된 블록 개략도.

도 2는 본 발명에 따른 PLL-동조 시스템의 바람직한 실시예를 도시한 도면.

본 발명의 목적은 이산 시간 PPL-동조 시스템을 제공하기 위한 것이고, 상기 동조 시스템들의 불리한 점들을 피하고, 동조 시스템이 정확하고, 두 상이한 주파수들 간의 발진기를 스위칭하기 위해 높은 스위칭 속도를 갖는다.

그러므로, 본 발명에 따라서, 이산 시간 PLL-동조 시스템은 위상 검출기의 샘플링 주파수가 기준 주파수(f_REF)와 실질적으로 동일한 것을 특징으로 한다. 일반적으로 공지되어 있는 PLL-동조 시스템들에서, 샘플링 주파수는 앞서 언급된 바와 같이, 샘플링 주파수가 M*f_STEP인 본 발명에 따른 f_STEP과 동일하다. 이것은 가상 성분이, 존재하는 근접한 송신기/수신기 채널들의 범위를 훨씬 넘어서, 선택될 수 있는 주파수 M*f_STEP을 가짐을 의미하므로, 광 대역 동조 시스템은 빠른 스위칭 속도가 획득될 수 있는 반면, 주파수 스텝은 여전히 낮을 수 있고, 높은 동조 정확성을 초래할 수 있다. 본 발명에 따른 PLL-동조 시스템의 대역폭은 약 f_REF/10이고, 일반적으로 공지되어 있는 PLL-동조 시스템의 대역폭보다 더 넓은 계수(f_REF/f_STEP=M)이다.

그러한 높은 샘플링 주파수는 위상 검출기가 VCO 신호에 응답하여 발진 주파수(f_VCO)에 비례하는 출력 신호(k'*f_VCO)를 제공하는 제 1의 주파수-전압 변환기와, 그 주파수-전압 변환기의 출력 신호(k'*f_VCO)에 응답하여 발진 주파수와 송신기/수신기 채널 거리가 분할된 주파수 스텝들의 수를 나타내는 계수(M)의 곱(f_VCO)에 비례하는 신호(k*M*f_VCO)를 제공하는 배율기 유닛과, 기준 주파수 신호에 응답하여 기준 주파수(f_REF)와 계수(N)의 곱에 비례하는 신호(k*N*f_REF)를 제공하는 기준 신호 유닛으로서 N은 발진 주파수가 분할된 주파수 스텝들의 수인 기준 신호 유닛, 및 발진 주파수(f_VCO)와 계수(M)의 곱 및 상기 주파수(f_REF)와 계수(N)의 곱의 차이에 비례하는 신호를 제공하는, 차동 회로를 포함하고, 차동 신호(K*[M*f_VCO-N*f_REF])는 낮은 필터링에 종속되어 있고, 제어 신호로서 VCO에 제공되는, PLL-동조 시스템으로 실현될 수 있다. 이것은 VCO 제어 신호(V_C)가 다음으로 표현될 수 있음을 의미하고,

그 관계는 앞서 언급된 일반적으로 공지된 PLL에 대해 얻어질 수 있는 것과 동일한 것이 될 수 있을 것이다. 중요한 차이는 이러한 실시예에서, 낮은 주파수 스텝에도 불구하고, 샘플링 주파수는 일반적으로 공지된 시스템들에서보다 더 높으므로, 이러한 실시예에서 V_SPURIOUS는 주파수(f_REF)를 갖는 신호에 의해서 형성되는 반면, 공지된 PLL의 V_SPURIOUS는 주파수(f_REM/M)를 갖는 신호에 의해 형성된다.

신호들(M, N)은 디지탈 형식으로 제공될 수 있고, 바람직하게 조정 가능하다. 그러한 실시예에서, 배율기 유닛은 신호(M)를 전류로 변환하기 위한 전류 출력을 갖는 제 1 DAC와 상기 제 1의 주파수-전압 변환기의 상기 출력 신호에 의해 제어되는 제 1 전류 스위치를 포함할 수 있다. 또한, 실질적으로 동일한 전자 구조를 획득하기 위해서, 그러한 실시예에서, 기준 신호 유닛은 제 2의 주파수-전압 변환기, 및 신호(N)를 제 2 전류 스위치에 제공될 전류로 전환하기 위한 전류 출력을 갖는 제 2 DAC(digital-to-analogue converter)를 포함할 수 있고, 상기 제 2 전류 스위치는 상기 제 2 주파수-전압 변환기의 상기 출력 신호에 의해 제어된다.

바람직한 실시예에서, 제 1 및 제 2의 주파수-전압 변환기 각각은 발진 주파수를 갖는 신호 및 기준 주파수를 갖는 신호 각각이 직접적으로 그리고 지연(τ) 후에 제공되는 배타적 논리합 회로(exclusive-or circuit), 및 그 배타적 논리합 회로의 출력 신호를 필터링하기 위한 저역 필터 수단을 포함한다. 그 지연(τ)은 조정 가능하고, 둘 모두의 주파수-전압 변환기들에서의 둘 모두의 지연(τ)의 값들의 정확한 실질적으로 동등한 조정을 획득하는 것이 중요하다.

이후에서, 그리고 첨부 도면들을 참조하여, 본 발명에 따른 실시예가 보다 자세히 기재될 것이다.

도 1은 위상 검출기(1) 및 전압 제어 발진기(VCO)(2)를 도시한다. 위상 검출기(1)의 출력 신호는 VCO에 대한 제어 전압(V_C)인 반면, 주파수(f_VCO)를 갖는 출력 신호는 위상 검출기(1)의 제 1 입력을 형성한다. 위상 검출기(1)는 주파수-전압 변환기(3), 배율기 유닛(4), 기준 신호 유닛(5), 차동 회로(6) 및 저역 필터(7)를 포함한다. 주파수-전압 변환기(3)는 VCO로부터의 입력 신호에 응답하여, 전압(V=k'*f_VCO)를 제공하며, k'는 조정 가능한 계수 또는 상수이다. 배율기(4)에서 이러한 신호는 송신기/수신기 채널 거리가 분할된 주파수 스텝들(f_STEP)의 수를 나타내는 계수(M)로 배율된다. 배율기(4)의 출력 신호는 k*M*f_VCO로 표현될 수 있으며, k는 조정 가능한 계수 또는 상수이고, 차동 회로(6)에 제공된다. 기준 신호 유닛(5)은 주파수(f_REF)를 갖는 기준 신호에 응답하여, k*N*f_REF로 표현될 수 있는 출력 신호를 제공하며, N은 발진 주파수가 분할된 주파수 스텝들의 수이고, k는 조정 가능한 계수 또는 상수이고, 차동 회로(6)에 역시 제공된다. 회로들(3, 4, 5)은 신호들(M*f_VCO, N*f_REF)이 동일한 비례 계수 또는 상수를 가지고 입체화될 수 있다. 값들(N, M)은 디지탈 형태로 제공된다. 차동 신호(M*f_VCO-N*f_REF)의 출력 신호는 필터(7)에 집적될 것이고, 그 후 제어 신호

는 조정 가능 계수 또는 상수로 획득된다. PLL 동조 시스템의 동일한 주파수는 f_REF=M*f_STEP이고, f_STEP은 주파수 스텝이다. 제어 루프의 대역폭은 약 f_REF/10이다. 주파수(f_REF)를 갖는 가상 성분은 송신기/수신기 채널들의 범위 밖에 있다.

바람직한 실시예가 도 2에 도시된다. 이 도면에서 블록 개략도의 주요 구조는 도 1에서와 동일하다.

주파수-전압 변환기(3)는 저역 필터(8)를 부가한 배타적 논리합 회로를 포함한다. VCO의 출력 신호는 지연 회로(9)를 통해 직접적으로 그리고 비교적 작은 지연(τ) 후에 저역 필터(8)을 부가한 배타적 논리합 회로에 제공된다. 주파수-전압 변환기(3)의 저역 필터링된 출력 신호는 이후 τ*f_VCO에 비례한다.

배율기 유닛(4)은 전류 출력 및 전류 스위치(11)를 갖는 DAC(digital-to-analogue converter)를 포함한다. 기준 전류(i_REF)에 의해, 값(M)은 M*i_REF에 비례하여 전류로 전환되고, 전류 스위치(11)에 제공된다. 주파수-전압 변환기(3)의 출력 신호의 제어 하에서, 전류(i₁)은 전류 스위치(11)를 통과할 것이고, 전류(i₁)는τ*i_REF*M*f_VCO에 비례한다.

기준 신호 유닛(5)은 배율기 유닛(4)과 주파수-전압 변환기(3)의 조합과 동일한 구조를 가지며, 주파수-전압 변환기(12)를 포함한다. 그러므로, 출력 전류(i₂)는 τ*i_REF*N*f_REF에 비례한다. 동일한 DAC들, 동일한 전류 스위치들 및 동일한 주파수-전압 변환기들이 사용될 경우, i₁및 i₂의 비례 상수들 또한 동일하므로, 차동 회로의 출력 신호는 다음과 비례할 것이다.

τ*i_REF*[M*f_VCO-N*f_REF].

통합 후에, 그리고 τ*i_REF=K 인 경우, 동일한 공식이 앞서 제공된 바와 같이 얻어진다.

i₁, i₂에 대해 동일한 비례 상수들을 실현하기 위해, 기준 신호 유닛(5)이 배율기 유닛(4)와 주파수-전압 변환기(3)의 조합과 동일한 구조를 가질뿐만 아니라, 지연(τ)도 조정 가능하다.

요구되는 정확성에 의존하는 지연(τ)의 많은 수행들이 있다. 그러나, 지연의 절대적인 정확성은 다소 민감하지 않은 파라미터인 제어 루프의 루프 이득을 달성하기 때문에 중요하지 않다. VCO 주파수의 정확성에 대한 지배적인 관점은 위상 검출기(1) 및 DAC's의 정확성의 상이한 분기(branch)들에서의 두 지연들의 상대적 매칭이다. 지연의 가장 정확한 실행은 D-플립플롭(D-flipflop)들을 갖는 디지탈 실행이다. 여기서, 다시, 두 분기들 내의 D-플립플롭들의 통상의 클록 신호에 대한몇가지 견해들이 있다. 시스템 레벨에서의 유일한 결과는 상기 클록 신호의 주파수(f_CLOCK)가 가장 높은 입력 주파수(f_VCO, f_REF)보다 높아야 한다는 것이다. 그렇지 않다면, 두 분기들의 입력에 고정된 분배기들을 추가해야할 가능성이 항상 존재한다.

흥미있는 제한적 사실은 f_CLOCK이 f_REF와 동일한 상황이다. 이 상황에서, 곱(τ*f_REF)은 입력 주파수와 같은 f_REF를 갖는 브랜치의 출력 전류(i₂)가 입력 주파수(f_REF)에 독립하게 되는 결과로 일정하게 되고, 단지 프로그램 가능한 DAC(13)의 dc-전류의 함수가 될 것이다. 그러므로, 이러한 상황에서, 위상 검출기(1)는 단지 그 값(M)에 의해 조종되는 주파수-전압 변환기(3) 및 배율기(4)로 대체됨으로써 간소화될 수 있다.

또 다른 흥미있는 제한적 사실은 f_CLOCK이 f_VCO와 동일한 상황이다. 이 상황에서, 곱(τ*f_VCO)은 입력 주파수와 같은 f_VCO를 갖는 브랜치의 출력 전류(i₁)가 입력 주파수(f_VCO)에 독립하게 되는 결과로 일정하게 되고, 단지 프로그램 가능한 DAC(10)의 dc-전류의 함수가 될 것이다. 그러므로, 이러한 상황에서, 위상 검출기(1)는 단지 그 값(N)에 의해 조종되는 기준 신호 유닛(5)에 의해 간소화될 수 있다.

Claims (7)

1. 이산 시간 PLL-동조 시스템에 있어서,

   위상 검출기 및 기준 주파수(f_REF)의 N/M배와 동일한 주파수로 주파수(f_VCO)를 동조시키기 위한 전압 제어 발진기(VCO)를 포함하며, M은 송신기/수신기 채널 거리가 분할된 주파수 스텝들의 수를 나타내는 계수이고, N은 발진 주파수가 분할된 주파수 스텝들의 수이며, 상기 위상 검출기의 상기 샘플링 주파수는 상기 기준 주파수(f_REF)와 실질적으로 동일한 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.
2. 제 1 항에 있어서,

   상기 위상 검출기는 VCO 신호에 응답하여 상기 발진 주파수(f_VCO)에 비례하는 출력 신호(k'*f_VCO)를 제공하는 제 1의 주파수-전압 변환기와, 상기 주파수-전압 변환기의 상기 출력 신호(k'*f_VCO)에 응답하여 발진 주파수(f_VCO)와 송신기/수신기 채널 거리가 분할된 주파수 스텝들의 수를 나타내는 계수(M)의 곱에 비례하는 신호(k*M*f_VCO)를 제공하는 배율기 유닛과, 기준 주파수 신호에 응답하여 상기 기준 주파수(f_REF)와 계수(N)의 곱에 비례하는 신호(k*N*f_REF)를 제공하는 기준 신호 유닛으로서, N은 발진 주파수가 분할된 주파수 스텝들의 수인, 상기 기준 신호 유닛, 및 상기 발진 주파수(f_VCO)와 상기 계수(M)의 곱 및 상기 기준 주파수(f_REF)와계수(N)의 곱의 차이에 비례하는 신호를 제공하는, 차동 회로를 포함하고, 차동 신호(K*[M*f_VCO-N*f_REF])는 낮은 필터링에 종속되어 있고, 제어 신호로서 VCO에 제공되는 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.
3. 제 2 항에 있어서,

   상기 신호들(M, N)은 디지탈 형식으로 제공되는, 이산 시간 PLL-동조 시스템.
4. 제 3 항에 있어서,

   상기 신호들(N 및/또는 M)은 조정 가능한 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.
5. 제 3 항 또는 제 4 항에 있어서,

   상기 배율기 유닛은 상기 신호(M)를 전류로 변환하기 위한 전류 출력을 갖는 제 1 DAC와 상기 제 1의 주파수-전압 변환기의 상기 출력 신호에 의해 제어되는 제 1 전류 스위치를 포함하는 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.
6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 기준 신호 유닛은 제 2의 주파수-전압 변환기, 및 상기 신호(N)를 제 2 전류 스위치에 제공될 전류로 전환하기 위한 전류 출력을 갖는 제 2 DAC(digital-to-analogue converter)를 포함하고, 상기 제 2 전류 스위치는 상기 제 2 주파수-전압 변환기의 상기 출력 신호에 의해 제어되는 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.
7. 제 6 항에 있어서,

   상기 제 1 및 제 2의 주파수-전압 변환기 각각은 상기 발진 주파수를 갖는 신호 및 상기 기준 주파수를 갖는 신호 각각이 직접적으로 그리고 지연(τ) 후에 제공되는 배타적 논리합 회로(exclusive-or circuit), 및 상기 배타적 논리합 회로의 상기 출력 신호를 필터링하기 위한 저역 필터 수단을 포함하는 것을 특징으로 하는, 이산 시간 PLL-동조 시스템.