KR20020029035A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

불휘발성 반도체 기억 장치 및 그 제조 방법 Download PDF

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니시무로 타이죠
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Abstract

본 발명은 데이터의 전기적 개서가 가능한 불휘발성 반도체 메모리에 관한 것이다. 반도체 기판의 소자 형성 영역 내에 형성된 메모리 셀 트랜지스터는 소스/드레인 확산층과, 상기 소자 형성 영역 상에 형성된 게이트 절연막, 부유 게이트, 게이트간 절연막, 및 제어 게이트를 포함하는 게이트 전극 구조를 갖는다. 그리고, 과다한 에칭을 억제하기 위한 배리어 절연막을, 게이트 전극 구조 근방의 영역위를 제거하여 형성한다.

Description

불휘발성 반도체 기억 장치 및 그 제조 방법{A METHOD OF MAKING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 콘택트 홀을 개구할 때, 소자 분리 영역에 생긴 오버 에칭의 억제에 관한 것이다.
종래, 트랜지스터나, 예를 들면 EEPROM의 메모리 셀 등의 소자의 소자 분리에 STI (Shallow Trench Insulation)을 이용한 반도체 장치가 널리 사용되고 있다.
이와 같은 반도체 장치에서는, 소자와의 콘택트를 취하기 위한 콘택트 홀을 형성할 때, 이 콘택트 홀이 소자 영역으로부터 벗어나, 소자 분리 영역에 걸리면, 콘택트 홀이 반도체 기판 상에 돌출되어 버리는 일이 있다. 이 "돌출"이 생긴 반도체 장치의 단면을 도 1에서 나타낸다.
도 1에서 나타낸 바와 같이, 반도체 기판(2)에는 트렌치(3)를 형성하고 있고, 이 트렌치(3) 내에는 소자 분리 절연막(4)이 매립되어 있다. 트렌치(3) 및 소자 분리 절연막(4)은 STI이고, 이 STI는 기판(2)의 표면에 소자를 형성하기 위한 소자 영역을 획정한다. 소자 영역에는 트랜지스터가 형성되어 있다. 이 트랜지스터는 소자 영역 상에 형성된, 게이트 절연막(5), 부유 게이트(6), 게이트간 절연막(7), 및 제어 게이트(8)를 갖는 게이트 전극 구조와, 이 게이트 전극 구조 아래를 제외한 소자 영역 내에 형성된 소스 드레인 영역(확산층; 9)으로 구성되어 있다. STI 및 메모리 셀이 형성된 소자 영역을 갖는 기판(2) 상에는, 층간 절연막(22)이 형성되어 있다. 층간 절연막(22)에는 소스 드레인 영역(9)으로 통하는 콘택트 홀(26)이 형성되어 있다.
도 1에 나타낸 콘택트 홀(26)을 형성할 때에는, 먼저 층간 절연막(22) 상에, 포토레지스트로 이루어지며, 콘택트 홀(26)의 개구 패턴에 따른 개구를 갖는 레지스터 패턴(24)을 형성한다. 그 후, 층간 절연막(22)을 레지스트 패턴(24)을 마스크로 하면서, RIE (반응성 이온 에칭법)을 이용하여 에칭한다. 이와 같이 하여, 층간 절연막(22)에 콘택트 홀(26)이 형성된다.
그러나, 콘택트 홀(26)이 소스·드레인 영역(9)에서 벗어나, STI 상에 걸려 버리면, 소자 분리 절연막(4)이 에칭되고, 콘택트 홀(26)이 트렌치(3)의 측면이나 저면을 거쳐 기판(2)에 돌출되어 버린다.
이와 같은 "돌출"을 방지하기 위해, 종래의 반도체 장치에서는, 도 2a에서 나타낸 바와 같이, 예를 들면 기판(2)의 상방 전면에, 완충재 (예를 들면 산화 실리콘)로 이루어진 완충 절연막(10)을 형성한 후, 산화 실리콘과 에칭 선택비의 특정한 예를 들어 질화 실리콘으로 이루어진 배리어 절연막(12)을 기판(2)의 상방 정면에 형성한다. 이어서, 예를 들면 산화 실리콘으로 이루어진 층간 절연막(22)을 형성하고, 이 층간 절연막(22) 상에 레지스터 패턴(24)을 형성한다. 그 후, 층간 절연막(22)을 RIE를 이용하고, 또한 레지스트 패턴(24)을 마스크로 하면서 에칭하고, 먼저 배리어 절연막(12)에 달하는 콘택트 홀(26)을 형성한다.
이어서, 도 2b에서 나타낸 바와 같이, 배리어 절연막(12)과, 배리어 절연막(12)의 아래에 있는 완충 절연막(10)을 RIE를 이용하고, 또 레지스터 패턴(24)을 마스크로 하면서 에칭하여, 소스·드레인 영역(9)에 달하는 콘택트 홀(26)을 형성하도록 하고 있다.
이와 같이, 기판(2)의 상방 전면에, 배리어 절연막(12)을 형성함으로써, 상기 "돌출"을 방지할 수 있다. 또, 배리어 절연막(12)은 외부로부터의 오염을 방지하는 역할을 한다.
그러나, 도1, 도 2a, 도 2b에서 나타낸 종래의 트랜지스터를, EEPROM의 메모리 셀로서 이용하고, 데이터의 기입 및 소거를 반복하면, 메모리 셀의 신뢰성이 저하한다고 하는 문제가 생긴다. 이하, 이 문제를 설명한다.
일반적으로, EEPROM의 메모리 셀은 데이터의 기입 및 소거시, 전자의 주고받음을 부유 게이트(6)와 기판(2) 사이에서 행한다. 종래의 트랜지스터와 같이 배리어 절연막(12)이 게이트 전극 구조 상에 설치되어 있는 경우, 데이터의 기입 및 소거를 행할 때, 전자가 배리어 절연막(12) 중에 주입되어 버린다. 이 상태를 도 3에 나타낸다.
도 3에서 나타낸 바와 같이, 전자가 배리어 절연막(12) 중, 게이트 전극 구조의 에지 근방에 주입되면, 이 에지 근방의 부분이 "마이너스"로 대전된다. 그 결과, 에지 근방의 부분 아래의 소스·드레인 영역(9)의 일부분(28)이 공핍층화된다. 이 때문에, 도 4에서 나타낸 바와 같이, 트랜지스터의 드레인 전류 (온 전류) ID가 저하하여 버리고, 메모리 셀의 신뢰성이 저하한다라고 하는 문제가 생긴다.
또, 도 4는 종래의 트랜지스터의 전류-전압 특성을 나타낸 도면이고, 특히 드레인 전류 ID와 제어 게이트(8)의 전압 VG의 관계를 나타내고 있다.
또, 도 4 중의 곡선 G1은 초기 상태 (기입 및 소거를 반복하기 전)의 트랜지스터의 전류-전압 특성 곡선이고, 곡선 G2는 기입 및 소거를 반복한 후의 트랜지스터의 전류-전압 특성 곡선이다.
이들 곡선 G1, G2는 각각 부유 게이트(6) 중의 전자의 전하량을, 초기 상태의 트랜지스터와, 기입 및 소거를 반복한 후의 트랜지스터에서 상호 동일하게 되도록 조절하고, 제어 게이트(8)에서 본 트랜지스터의 임계치 전압 VTH를 동일하게 한 상태에서 얻은 것이다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 신뢰성의 저하를 가급적으로 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
상기 목적을 달성하기 위해서, 본 발명에 관한 반도체 장치에서는, 소자 분리 영역과, 소자 형성 영역을 갖는 반도체 기판; 상기 소자 형성 영역 내에 형성된 제1, 제2 확산층과, 상기 제1, 제2 확산층 사이의 상기 소자 형성 영역 상에 형성된 게이트 전극 구조를 갖는 트랜지스터; 및 상기 소자 분리 영역과 상기 소자 형성 영역 상에, 상기 게이트 전극 구조의 근방에 개구를 갖도록 형성된 배리어 절연막을 포함한다.
상기 구성을 갖는 반도체 장치이면, 배리어 절연막을 트랜지스터의 게이트 전극 구조의 근방을 제외한 기판 상측에 형성하기 때문에, 배리어 절연막이 대전되는 일이 없다. 따라서, 트랜지스터의 확산층이 공핍층화되는 일이 없이, 트랜지스터의 온 전류의 저하를 방지할 수 있다.
도 1은 종래의 반도체 장치를 나타내는 단면도.
도 2a, 도 2b는 각각 종래의 다른 반도체 장치의 제조 공정을 나타내는 단면도.
도 3은 종래의 다른 반도체 장치의 문제를 설명하기 위한 단면도.
도 4는 종래의 다른 반도체 장치의 전류-전압 특성을 나타내는 특성도.
도 5는 본 발명의 제1 실시 형태에 관한 반도체 장치의 단면도.
도 6은 제1 실시 형태에 관한 반도체 장치의 주요한 제조 공정을 나타내는 단면도.
도 7a 및 도 7b는 각각 제2 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 제조 공정 단면도.
도 8은 NAND 셀 형 EEPROM의 등가 회로도.
도 9a는 본 발명의 제3 실시 형태에 관한 NAND 셀형 EEPROM의 평면도.
도 9b는 도 9a 중의 9B-9B 선을 따른 단면도.
도 9c는 도 9a 중의 9C-9C 선을 따른 단면도.
도 10은 AND 셀형 EEPROM의 등가 회로도.
도 11은 본 발명의 제4 실시 형태에 관한 AND 셀형 EEPROM의 평면도.
도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 12f 및 도 12g는 각각 제5 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 13a, 도 13b, 도 13c, 도 13d, 도 13e, 도 13f, 및 도 13g는 각각 제5 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 14a, 도 14b, 도 14c, 도 14d, 도 14e, 도 14f, 및 도 14g는 각각 제6 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 및 도 15g는 각각 제6 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 16a는 종래의 NAND 셀형 EEPROM의 평면도.
도 16b는 도 16a 중의 16B-16B선을 따른 단면도.
도 16c는 도 16a 중의 16C-16C선을 따른 단면도.
도 16d는 도 16a 중의 16D-16D선을 따른 단면도.
도 17은 종래의 NAND 셀형 EEPROM의 등가 회로도.
도 18a는 종래의 부스터 플레이트 부착 NAND 셀형 EEPROM의 평면도.
도 18b는 도 18a 중의 18B-18B선을 따른 단면도.
도 18c는 도 18a 중의 18C-18C선을 따른 단면도.
도 18d는 도 18a 중의 18D-18D선을 따른 단면도.
도 19a는 비트선 콘택트의 형성 방법을 나타내는 단면도.
도 19b는 비트선 콘택트의 형성 방법을 나타내는 단면도.
도 19c는 비트선 콘택트의 형성 방법을 나타내는 단면도.
도 20a는 본 발명의 제7 실시 형태에 관한 부스터 플레이트 부착 NAND 셀형 EEPROM의 평면도.
도 20b는 도 20a 중의 20B-20B선을 따른 단면도.
도 20c는 도 20a 중의 20C-20C선을 따른 단면도.
도 20d는 도 20a 중의 20D-20D선을 따른 단면도.
도 21은 부스터 플레이트 부착 NAND 셀형 EEPROM의 등가 회로도.
도 22a, 도 22b, 도 22c, 도 22d, 도 22e, 도 22f 및 도 22g는 각각 제7 실시 형태에 관한 부스터 플레이트 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 23a, 도 23b, 도 23c, 도 23d, 도 23e, 도 23f 및 도 23g는 각각 제7 실시 형태에 관한 부스터 플레이트 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 24a, 도 24b, 도 24c, 도 24d, 도 24e, 도 24f 및 도 24g는 각각 제7 실시 형태에 관한 부스터 플레이트 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 25a는 본 발명의 제8 실시 형태에 관한 부스터 플레이트 부착 NAND 셀형 EEPROM의 평면도.
도 25b는 도 25a 중의 25B-25B 선을 따른 단면도.
도 25c는 도 25a 중의 25C-25C 선을 따른 단면도.
도 25d는 도 25a 중의 25D-25D 선을 따른 단면도.
도 26a는 본 발명의 제9 실시 형태에 관한 소스 배선 부착 NAND 셀형 EEPROM의 평면도.
도 26b는 도 26a 중의 26B-26B 선을 따른 단면도.
도 26c는 도 26a 중의 26C-26C 선을 따른 단면도.
도 26d는 도 26a 중의 26D-26D 선을 따른 단면도.
도 26e는 도 26a 중의 26E-26E 선을 따른 단면도.
도 27a, 도 27b, 도 27c, 및 도 27d는 각각 제9 실시 형태에 관한 소스선 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 28a, 도 28b, 도 28c, 및 도 28d는 각각 제9 실시 형태에 관한 소스선 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 29a, 도 29b, 도 29c, 및 도 29d는 각각 제9 실시 형태에 관한 소스선 부착 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도.
도 30a는 본 발명의 제10 실시 형태에 관한 소스선 부착 NAND 셀형 EEPROM의 평면도.
도 30b는 도 30a 중의 30B-30B선을 따른 단면도.
도 30c는 도 30a 중의 30C-30C선을 따른 단면도.
<도면의 주요 부분에 대한 간단한 설명>
2 : 실리콘 기판
3 : 얕은 트렌치
4 : 소자 분리 절연막
5 : 게이트 절연막
6 : 부유 게이트
7 : 게이트간 절연막
8 : 제어 게이트
9 : 확산층
10 : 절연막
12 : 배리어 절연막
14 : 레지스터 패턴
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
<제1 실시 형태>
도 5는 본 발명의 제1 실시 형태에 관한 반도체 장치의 단면도이다.
도 5에서 나타낸 바와 같이, 예를 들면 P형의 실리콘 기판(2)에는, 소자 분리용 얕은 트렌치(3)가 형성되어 있고, 이 얕은 트렌치(3) 내에는 소자 분리 절연막(4)이 매립되어 있다. 얕은 트렌치(3) 및 소자 분리 절연막(4)은 STI이고, 이 STI는 기판(2)의 도면에 소자를 형성하기 위한 소자 영역을 획정한다. 소자 영역에는 트랜지스터가 형성되어 있다. 이 트랜지스터는 소자 영역 상에 형성된, 게이트 절연막(5), 부유 게이트(6), 게이트간 절연막(7) 및 제어 게이트(8)을 갖는 게이트 전극 구조와, 이 게이트 전극 구조 아래를 제외한 소자 영역 내에 형성된, 소스·드레인 영역이 된다. 예를 들면 N형 확산층(9)으로 구성되어 있다. 상기 게이트 전극 구조, 확산층(9), 소자 분리 절연막(4) 상에는, 완충재(예를 들면 산화 실리콘)으로 이루어진 절연막(10)이 형성되어 있다. 그리고, 절연막(12) 중 상기 게이트 전극 구조의 근방을 제외한 부분 상에는, 질화 실리콘으로 이루어진 배리어 절연막(12)이 형성되어 있다. 또, 배리어 절연막(12)은 콘택트 형성 영역 (제1 실시 형태에서는 확산층(9))에 인접하는 소자 분리 절연막(4) 상에 잔존하고 있다.
제1 실시 형태에 관한 반도체 장치에서는, 게이트 전극 구조의 근방에 배리어 절연막(12)이 형성되어 있지 않기 때문에, 데이터의 기입 및 소거를 반복한다고 해도, 확산층(9)의 일부분이 공핍층화하는 일이 없다. 따라서, 트랜지스터의 드레인 전류 (온 전류)의 저하를 방지하는 것이 가능하다. 이에 의해, 신뢰성의 저하를 가급적으로 방지할 수 있다.
다음에, 제1 실시 형태에 관한 반도체 장치의 제조 방법을 설명한다.
도 6은 제1 실시 형태에 관한 반도체 장치의 주요한 제조 공정을 나타내는 단면도이다.
도 6에서 나타낸 바와 같이, 예를 들면 P형 실리콘 기판(2) 중 소자 분리 영역이 형성되는 영역에 얕은 트렌치(3)를 형성한다. 이어서, 얕은 트렌치(3) 내를 산화 실리콘으로 이루어진 소자 분리 절연막(4)으로 매립한다. 이어서, 기판(2)의 전면에 게이트 절연막(5), 부유 게이트가 되는 도전막(6), 절연막(7) 및 제어 게이트가 되는 도전막(8)을 순차 적층하고, 이들 막을 패터닝함으로써 게이트 전극 구조를 형성한다. 이어서, 게이트 전극 구조를 마스크에 이용하여, 기판(2) 중 게이트 전극 구조의 양 측에 대응한 부분에 N형 불순물 이온을 주입하고, 소스·드레인이 되는 확산층(9)을 형성한다. 이어서, 기판(2)의 전면에 산화 실리콘으로 이루어진 완충 절연막(10)을 형성한 후, 질화 실리콘으로 이루어진 배리어 절연막(12)을 형성한다.
이 후, 배리어 절연막(12) 상에 포토레지스트로 이루어지며, 상기 게이트 전극 구조의 근방에 개구를 갖는 레지스트 패턴(14)을 형성한다. 이어서, 배리어 절연막(12)을 레지스터 패턴(14)을 마스크로 하면서, 등방성 드라이 에칭, 또는 RIE를 이용하여 에칭한다. 이와 같이 하여, 배리어 절연막(12)을 상기 게이트 전극 구조의 근방에서 제거한다. 또, 배리어 절연막(12)은 콘택트 형성 영역에 인접하는 소자 분리 절연막(4) 상에 잔존시킨다.
다음에, 상기 레지스터 패턴(14)을 제거한 후, 완충 절연막(10)의 막질 향상을 위한 어닐링을 행한다. 이어서, 확산층(9)의 활성화를 위한 어닐링을 행하여, 도 5에서 나타낸 반도체 장치를 얻는다.
그 후, 기판(2)의 상방 전면에, 층간 절연막 (도시 생략)을 형성한다. 이어서, 층간 절연막에 콘택트 홀 (도시 생략)을 개구한다. 이어서, 콘택트 홀을 도전 재료로 매립하고, 콘택트 홀 내에 도전 재료로 이루어진 콘택트 (도시 생략)을 형성한다. 이와 같이 하여, 제1 실시 형태에 관한 반도체 장치가 완성된다.
<제2 실시 형태>
제2 실시 형태는, 반도체 장치의 제조 방법에 관한 것이다.
도 7a 및 도 7b는 제2 실시 형태에 관한 반도체 장치의 제조 방법을 나타내는 제조 공정 단면도이다.
먼저, 제1 실시 형태에서 설명한 제조 방법을 이용하여, 기판(2)의 상방 전면에 배리어 절연막(12) 까지 형성한다.
다음에, 도 7a에서 나타낸 바와 같이, 배리어 절연막(12) 상에 산화 실리콘막(13)을 형성한다. 이어서, 산화 실리콘막(13) 상에 포토레지스트로 이루어지며, 상기 게이트 전극 구조의 근방에 개구를 갖는 레지스터 패턴(14)을 형성한다. 이어서, 배리어 절연막(12)을 레지스트 패턴(14)을 마스크로 하면서, 드라이 에칭 또는 웨트 에칭을 이용하여 에칭한다.
다음에, 도 7b에서 나타낸 바와 같이, 레지스트 패턴(12)을 제거한 후, 산화 실리콘막(13)을 마스크로 하면서, 고온 인산액을 이용하여 배리어 절연막(12)을 상기 게이트 전극 구조의 근방에서 제거한다. 또, 배리어 절연막(12)은 콘택트 형성 영역에 인접하는 소자 분리 절연막(4) 상에 잔존시킨다.
다음에, 기판(2)의 상방 전면에 층간 절연막 (도시 생략)을 형성한다. 이어서, 층간 절연막에 콘택트 홀 (도시 생략)을 개구한다. 이어서, 콘택트 홀을 도전 재료로 매립하고, 콘택트 홀 내에 도전 재료로 이루어진 콘택트 (도시 생략)를 형성한다. 이와 같이 하여, 제2 실시 형태에 관한 반도체 장치가 완성된다.
제2 실시 형태에 관한 제조 방법에 의해 제조된 반도체 장치에서도, 제1 실시 형태에 관한 반도체 장치와 동일하게, 게이트 전극 구조의 근방에는 배리어 절연막(12)이 형성되어 있지 않기 때문에, 데이터의 기입 및 소거를 반복한다고 해도, 확산층(9)의 일부분이 공핍층화되는 일이 없다. 따라서, 트랜지스터의 드레인 전류 (온 전류)의 저하를 방지하는 것이 가능하다. 이에 의해, 신뢰성의 저하를 가급적으로 방지할 수 있다.
<제3 실시 형태>
제3 실시 형태는 NAND 셀형 EEPROM에 관한 것이다.
도 8은 NAND 셀형 EEPROM의 등가 회로도, 도 9a는 본 발명의 제3 실시 형태에 관한 NAND 셀형 EEPROM의 평면도, 9b는 도 9a 중의 9B-9B 선을 따른 단면도, 9c는 도 9a 중의 9C-9C 선을 따른 단면도이다.
도 8에서 나타낸 바와 같이, NAND 셀형 EEPROM은 기판 상에 매트릭스 상으로 배치된 복수개의 NAND 셀(4011, 4012, 4021, 4022)를 갖고 있다. 각 NAND 셀(40ij(i=1,2, j=1,2)는 각각 복수개의 메모리 셀(MC1, MC2, …, MCn)을 갖고 있다. 각 메모리 셀(MCi; i=1,…,n)은 각각 반도체 기판(2) 상에 게이트 절연막, 부유 게이트(6i; i=1,…,n), 게이트간 절연막, 제어 게이트(8i; i=1,…,n)를 순차 적층한 게이트 전극 구조 (스퍼터 구조)를 갖는 트랜지스터로 구성되어 있다 (도 8, 도 9b 참조). 각 NAND 셀(40ij) 내에 설치된 복수개의 메모리 셀(MC1, MC2, …, MCn)은 인접하는 것끼리 소스·드레인 영역(확산층; 9)을 공유하는 형태로, 직렬 접속된 구성으로 되어 있다.
각 NAND 셀(40ij)은, 일단측의 드레인이 선택 트랜지스터 SDTij(i=1,2,j=1,2)를 거쳐 비트선(BLj; j=1,2)에 접속되고, 타단측의 소스가 선택 트랜지스터 SSTij(i=1,2, j=1,2)를 거쳐 소스선(SLj; j=1,2)에 접속되어 있다. 또, 소스선 SLj는 도 9b에서 나타낸 바와 같이 확산층 배선으로 되어 있다 (도 9, 도 9b 참조).
또, 열 방향으로 병행되는 NAND 셀(401j, 402j; j=1,2)에 접속된 선택 트랜지스터(SDT1j, SDT2j; j=1,2)의 소스는 비트선 콘택트(42j; j=1,2)를 거쳐 비트선(BLj)에 접속된 구성으로 되어 있다 (도 9c 참조).
또, 열 방향으로 직교된 행방향으로 병행되는 NAND 셀(40il, 40i2; i=1,2)의 메모리 셀(MCk; k=1,…,n)의 제어 게이트는, 워드선(WLk; k=1,…,n)에 접속되어 있다.
또, 선택 트랜지스터(SDT11, SDT12)의 게이트는 선택선(SD1)에 접속되고, 선택 트랜지스터(SDT21, SDT22)의 게이트는 선택선(SD2)에 접속된 구성으로 되어 있다 (도 8 참조).
또, 선택 트랜지스터(SST11, SST12)의 게이트는 선택선(SS1)에 접속되고, 선택 트랜지스터(SST21, SST22)의 게이트는 선택선(SS2)에 접속된 구성으로 되어 있다 (도 8 참조).
제3 실시 형태에 관한 EEPROM에서는, 도 9a∼도 9c 각각에 나타낸 바와 같이, 질화 실리콘으로 이루어진 배리어 절연막(12)이, 콘택트(421, 422)가 형성된 콘택트 형성 영역 (선택 트랜지스터의 확산층)에 인접하는 소자 분리 영역(4) 상에 형성되어 있다. 그리고, 배리어 절연막(12)은 선택 트랜지스터(SDTij, SSTij)의 게이트를 경계로 하여 각 NAND 셀(40ij) 상에는 형성되어 있지 않다.
또, 각 NAND 셀(40ij), 선택 트랜지스터(SDTij, SSTij) 및 배리어 절연막(12) 위는 층간 절연막(22)에 의해 피복되어 있다. 층간 절연막(22) 위에는 비트선(BLi)이 형성되어 있다. 또, 비트선(BLi)은 층간 절연막(28)에 의해 피복되어 있다.
이와 같은 제3 실시 형태에 관한 NAND 셀형 EEPROM에서는, 도 9c에서 나타낸 바와 같이, 배리어 절연막(12)이 콘택트(421, 422)가 형성된 영역 (선택 트랜지스터의 확산층)에 인접하는 소자 분리 영역(4) 상에 형성되어 있다. 이 때문에, 콘택트(421, 422)가 실리콘 기판(2)에 접촉하는 것을 방지할 수 있다.
또, 배리어 절연막(12)은 각 NAND 셀(40ij) 상에 형성되어 있지 않다. 즉 메모리 셀(MCk)의 게이트 전극 구조의 근방에는 배리어 절연막(12)이 형성되어 있지 않기 때문에, 이들 메모리 셀(MCk)에 대해 데이터의 기입 및 소거를 반복하다고 해도, 확산층(9)의 일부분이 공핍층화하는 일이 없다. 따라서, 메모리 셀의 드레인 전류 (온 전류)의 저하를 방지하는 것이 가능하다. 이에 의해, 신뢰성의 저하를 가급적으로 방지할 수 있다.
또, 선택 트랜지스터(SDTij, SSTij)의 게이트 전극 구조의 근방에는 배리어절연막(12)이 형성되어 있다.
그러나, 이들 선택 트랜지스터(SDTij, SSTij)에는 데이터의 기입 및 소거시에, 고전압이 인가되지 않는다. 이 때문에, 이들 선택 트랜지스터(SDTij, SSTij)의 게이트 전극 구조의 근방의 배리어 절연막(12)에는 전자가 주입되는 일은 생각하기 어렵다. 따라서, 선택 트랜지스터(SDTij, SSTij)의 게이트 전극 구조의 근방에, 배리어 절연막(12)이 존재한다고 해도, 드레인 전류 (온 전류)가 저하하는 등의 문제가 생기는 일은 없다.
<제4 실시 형태>
제4 실시 형태는, AND 셀형 EEPROM에 관한 것이다.
도 10은 AND 셀형 EEPROM의 등가 회로도, 도 11은 본 발명의 제4 실시 형태에 관한 AND 셀형 EEPROM의 평면도이다.
도 10에서 나타낸 바와 같이, AND 셀형 EEPROM은 기판 상에 매트릭스 상으로 배치된 복수개의 AND 셀(50)을 갖고 있다. 각 AND 셀(50)은 각각 복수개의 메모리 셀(MC)을 갖고 있다. 각 메모리 셀(MC)은 각각 반도체 기판 상에 게이트 절연막, 부유 게이트, 게이트간 절연막, 제어 게이트를 순차 적층한 게이트 전극 구조 (스택 구조)를 갖는 트랜지스터로 구성되어 있다. 각 AND 셀(50) 내에 설치된 복수개의 메모리 셀(MC)의 일단은 각각 로컬 소스 라인(56)에 접속되고, 그 타단은 각각 로컬 데이터 라인(58)에 접속되어 있다. 로컬 소스 라인(56)은 선택 트랜지스터를 거쳐 공통 소스선(SL)에 접속되고, 로컬 데이터 라인(58)은 선택 트랜지스터를 거쳐 대응하는 글로벌 데이터 라인 (비트선이라고 함) (Di; i=1, 2. …, n)에 접속되어 있다. 또, 로컬 데이터 라인(58)에 접속된 선택 트랜지스터는 콘택트 구멍(52)을 거쳐 대응하는 글로벌 데이터 라인(Di)에 접속되어 있다.
또, 행방향으로 병행되는 AND 셀(50)의 메모리 셀(MC)의 제어 게이트는, 대응하는 워드선(WLi; i=1, …, n)에 접속되어 있다.
또, 로컬 소스 라인(56)에 접속된 선택 트랜지스터의 게이트는 선택선(STi)에 접속되고, 로컬 데이터 라인(58)에 접속된 선택 트랜지스터의 게이트는 선택선(SDi)에 접속되어 있다.
또, 도 8에서는, 행방향으로 병행되는 AND 셀(50)만을 도시하고 있지만, 실제로는, 열방향으로도 콘택트(52)를 공유하는 다른 AND 셀, 및 공통 소스선(SL)을 공유하는 다른 AND 셀이 각각 배치된다.
또, 도 11에서, 참조 부호 2는 반도체 기판이고, 참조 부호 61, …, 6n은 부유 게이트를 나타내고 있다.
이와 같은 제4 실시 형태에 관한 AND 셀형 EEPROM에서는, 도 9에서 나타낸 바와 같이, 배리어 절연막(12)이 글로벌 데이터 라인(Di)과의 콘택트(52)가 형성되는 영역 (선택 트랜지스터의 확산층)에 인접하는 소자 분리 영역(4) 위 및 공통 소스선(SL)과의 콘택트(54)가 형성되는 영역 (선택 트랜지스터의 확산층)에 인접하는 소자 분리 영역(4) 위에 형성되어 있다. 이 때문에, 콘택트(52, 54)가 실리콘 기판(2)에 접촉하는 것을 방지할 수 있다.
또, 배리어 절연막(12)은 각 AND 셀(50) 상에 형성되어 있지 않다. 즉 메모리 셀(MC)의 게이트 전극 구조의 근방에는 배리어 절연막(12)이 형성되어 있지 않기 때문에, 이들 메모리 셀(MC)에 대해 데이터의 기입 및 소거를 반복한다고 해도, 확산층(9)의 일부분이 공핍층화되는 일이 없다. 따라서, 트랜지스터의 드레인 전류 (온 전류)의 저하를 방지하는 것이 가능하다. 이에 의해, 신뢰성의 저하를 가급적으로 방지할 수 있다.
<제5 실시 형태>
제5 실시 형태는 NAND 셀형 EEPROM의 제조 방법에 관한 것이다.
도 12a∼도 12g 및 도 13a∼도 13g는 제5 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도이다. 또, 도 12a∼도 12g는 도 9a의 9B-9B선을 따른 단면에 상당하고, 도 13a∼도 13g는 도 9a의 9C-9C선을 따른 단면에 상당한다.
먼저, 도 12a 및 도 13a에서 나타낸 바와 같이, 예를 들면 P형 실리콘 기판(2)의 소자 분리 영역이 형성된 영역에 얕은 트렌치(3)를 형성한다. 이어서, 얕은 트렌치(3) 내를 산화 실리콘으로 이루어진 소자 분리 절연막(4)으로 매립한다. 이어서, 기판(2)의 전면에 게이트 절연막(5), 부유 게이트가 되는 도전막(6), 절연막(7), 및 제어 게이트가 되는 도전막(8)을 순차 적층하고, 이들의 막을 패터닝함으로써 게이트 전극 구조를 형성한다.
다음에, 도 12b 및 도 13b에서 나타낸 바와 같이, P형의 실리콘 기판(2)에,CVD법을 이용하여, 예를 들면 산화 실리콘을 퇴적하고, 절연막(11)을 형성한다. 이어서, 절연막(11)을 RIE법을 이용하여 에칭하고, 게이트 전극 구조의 측부에 상기 절연막(11)으로 이루어진 측벽을 형성한다. 이 때, 게이트 전극 구조 상에도 절연막(11)이 잔존하고 있다.
다음에, 도 12c 및 도 13c에서 나타낸 바와 같이, 게이트 전극 구조, 절연막(11) 및 소자 분리 절연막(4)을 마스크로 이용하여, 기판(2)의 소자 영역에 불순물 이온을 주입하고, 소스·드레인용 확산층(9)을 형성한다. 이어서, 기판(2)의 상방 전면에 예를 들면 CVD법을 이용하여 질화 실리콘을 퇴적하여, 배리어 절연막(12)을 형성한다.
다음에, 도 12d 및 도 13d에서 나타낸 바와 같이, 배리어 절연막(12) 상에 포토레지스트로 이루어지며 콘택트 형성 영역 및 이 영역에 인접하는 소자 분리 절연막(4)만을 피복하는 레지스트 패턴(14)을 형성한다. 이어서, 배리어 절연막(12)을 레지스트 패턴(14)을 마스크로 하면서, CDE (Chemical Dry Etching)을 이용하여 에칭한다.
다음에, 도 12e 및 도 13e에서 나타낸 바와 같이, 레지스트 패턴(14)을 제거한 후, 절연막(11)의 막질 향상을 위한 어닐링을 행한다. 이 때, 확산층(9)은 절연막(11)으로 이루어진 측벽의 아래 까지 연장된다.
다음에, 도 12f 및 도 13f에서 나타낸 바와 같이, 확산층(9)의 활성화를 위한 어닐링을 행한다. 이 때 확산층(9)은 게이트 전극 구조의 아래 까지 연장된다.
다음에, 도 12g 및 도 13g에서 나타낸 바와 같이, 기판(2)의 상방 전면에,층간 절연막(22)을 형성한다. 다음에, 층간 절연막(22)에 콘택트 홀(26)을 개구한다. 이어서, 콘택트 홀을 도전 재료로 매립하고, 콘택트 홀 내에 도전 재료로 이루어진 콘택트 (도시 생략)를 형성한다.
이와 같은 제5 실시 형태에 관한 제조 방법에 의하면, 배리어 절연막(12)을 콘택트 형성 영역 및 이 영역에 인접하는 소자 분리 절연막(4)에만 형성할 수 있다. 즉, 메모리 셀의 게이트 전극 구조의 근방에는, 배리어 절연막(12)은 형성되지 않는다. 이 때문에, 데이터의 기입 및 소거를 반복한다고 해도, 확산층(9)의 일부분이 공핍층화되는 일이 없다. 따라서, 트랜지스터의 드레인 전류 (온 전류)의 저하를 방지하는 것이 가능하다. 이에 의해 신뢰성의 저하를 가급적 방지할 수 있다.
또, 배리어 절연막(12)은 콘택트 형성 영역 및 이 영역에 인접하는 소자 분리 절연막(4) 상에 형성되어 있기 때문에, 콘택트(26)가 기판(2)에 돌출되는 일은 없다.
도, 절연막(11)으로 이루어진 측벽을 마스크로 이용하여, 기판(2)의 소자 영역에 불순물 이온을 주입하기 때문에, 그 후의 절연막(11)으로 이루어진 측벽의 막질 향상을 위한 어닐링이나, 확산층(9)의 활성화를 위한 어닐링을 행해도, 소스·드레인용의 확산층(9)이 게이트 전극 구조 아래에 길에 연장되기 어렵게 된다. 따라서, 트랜지스터의 쇼트 채널 효과를 억제할 수 있다.
<제6 실시 형태>
제6 실시 형태는 NAND 셀형 EEPROM의 제조 방법에 관한 것이다.
도 14a∼도 14g 및 도 15a∼도 15g는 제6 실시 형태에 관한 NAND 셀형 EEPROM의 제조 방법을 나타내는 제조 공정 단면도이다. 또, 도 14a∼도 14g는 도 9a의 9B-9B선을 따른 단면에 상당하고, 도 15a∼도 15g는 도 9a의 9C-9C선을 따른 단면에 상당한다.
먼저, 도 14a 및 도 15a에서 나타낸 바와 같이, 예를 들면 P형 실리콘 기판(2)의 소자 분리 영역이 형성된 영역에 얕은 트렌치(3)를 형성한다. 이어서, 샐로 트렌치(3) 내를 산화 실리콘으로 이루어진 소자 분리 절연막(4)으로 매립한다. 이어서, 기판(2)의 전면에 게이트 절연막(5), 부유 게이트가 되는 도전막(6), 절연막(7), 및 제어 게이트가 되는 도전막(8)을 순차 적층하고, 이들의 막을 패터닝함으로써 게이트 전극 구조를 형성한다. 이어서, P형 실리콘 기판(2)의 소자 영역에만, CVD법을 이용하여 예를 들면 산화 실리콘을 퇴적하고, 절연막(11)을 형성한다. 이어서, 절연막(11)을 RIE법을 이용하여 에칭하고, 게이트 전극 구조의 측부에 상기 절연막(11)으로 이루어진 측벽을 형성한다. 이 때, 게이트 전극 구조 상에도 절연막(11)이 잔존하고 있다.
다음에, 도 14b 및 도 15b에서 나타낸 바와 같이, 게이트 전극 구조, 절연막(11) 및 소자 분리 절연막(4)을 마스크로 이용하여, 기판(2)의 소자 영역에 불순물 이온을 주입하고, 소스·드레인용 확산층(9)을 형성한다. 이어서, 기판(2)의 상방 전면에 예를 들면 CVD법을 이용하여 질화 실리콘을 퇴적하고 배리어 절연막(12)을 형성한다.
이어서, 도 14c 및 도 15c에서 나타낸 바와 같이, 배리어 절연막(12) 상에CVD법을 이용하여, 예를 들면 산화 실리콘을 퇴적하여 절연막(13)을 형성한다.
다음에, 도 14d 및 도 15d에서 나타낸 바와 같이, 절연막(13) 상에 포토레지스트로 이루어지며 콘택트 형성 영역 및 이 영역에 인접하는 소자 분리 절연막(4)만을 피복하는 레지스트 패턴(18)을 형성한다. 이어서, 절연막(13)을 레지스트 패턴(14)을 마스크로 하면서, 웨트 에칭을 이용하여 에칭한다.
다음에, 도 14e 및 도 15e에서 나타낸 바와 같이, 레지스트 패턴(18)을 제거한 후, 절연막(13)을 마스크로 하면서, 절연막(13)과 배리어 절연막(12)의 선택비의 특정 웨트 에칭을 이용하여 배리어 절연막(12)을 에칭한다.
다음에, 도 14f 및 도 15f에서 나타낸 바와 같이, 확산층(9)의 활성화를 위한 어닐링을 행한다. 이 때 확산층(9)은 게이트 전극 구조의 아래 까지 연장된다.
이와 같은 제6 실시 형태에 관한 제조 방법에서도, 제5 실시 형태에 관한 제조 방법과 동일한 효과를 얻을 수 있다.
이상 설명한 바와 같이, 제1∼제6 실시 형태에 의하면, 신뢰성의 저하를 가급적 방지하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
<제7 실시 형태>
제7 실시 형태는 부스터 플레이트 부착 NAND 셀형 EEPROM에 관한 것이다.
제7 실시 형태의 설명 이전에, NAND 셀형 EEPROM의 구성 및 그 동작, 및 부스터 플레이트 부착 NAND 셀형 EEPROM을 설명한다.
도 16a∼도 16d에서, 종래의 NAND형 EEPROM에서의 메모리 셀 어레이의 개략 구성을 나타낸다. 또, 도 16a는 내부 구조를 투시하여 나타낸 평면도, 도 16b는도 16a 중의 16B-16B선을 따른 단면도, 도 16c는 도 16a 중의 16C-16C선을 따른 단면도, 도 16d는 도 16a 중의 16D-16D선을 따른 단면도이다.
이 메모리 셀 어레이는, 예를 들면 반도체 기판(101)의 주 표면부에 웰 영역(102)이 설치되어 있다. 또, 웰 영역(102)의 표면부에는, 선택적으로 또 일부가 상기 반도체 기판(101)의 주표면 상에 돌출되도록 하여, STI 구조의 소자 분리 영역(103)이 형성되어 있다. 그리고, 이 소자 분리 영역(103)에 의해 대략 스트라이프 상으로 획정된 소자 영역 상에, 스택트 게이트 구조를 갖는 복수의 MOS 트랜지스터 (메모리 셀(104))가 매트릭스 상으로 배치되어 있다.
상기 메모리 셀(104)은 각각 웰 영역(102)의 표면이 얇은 산화막(터널 산화막; 105) 상에 선택적으로 설치된 게이트 전극부(104a) 및 각 게이트 전극부(104a) 사이에 대응하는, 상기 웰 영역(102)의 표면에 각각 설치된, 드레인 또는 소스가 되는 확산층 영역(104b)을 가지고 구성되어 있다. 각 확산층 영역(104b)은 열선, 예를 들어 비트선(BL) 방향으로 인접하는, 다른 메모리 셀(104)와의 사이에서 서로 공유되며, 복수개의 메모리 셀이 직렬로 접속되어 하나의 NAND 셀 (메모리 셀 유니트)을 형성하고 있다.
게이트 전극부(104a)는 각 확산층 영역(104b) 사이의 터널 영역 상에 각각 설치된 전하 확산층이 되는 부유 (플로팅) 게이트(104a-1), 게이트간 절연막(104a-2) 및 제어 게이트(104a-3)을 적층하여 이루어진 구성으로 되어 있다. 제어 게이트(104a-3)는 예를 들면 행선 방향에서의, 다른 게이트 전극부(104a) 사이에서 각각 공유되며, 워드선 (WL)으로서 기능하도록 되어 있다.
상기 NAND 셀의, 예를 들면 각 비트선 방향의 양단에는 각각 선택 게이트 (SG)용 트랜지스터 (드레인측 선택 게이트(106a), 소스측 선택 게이트(106B))가 설치되어 있다.
드레인측 선택 게이트(106A)는 각각 상기 터널 산화막(105) 상에 설치된 게이트 전극(106a) 및 이 게이트 전극(106a)에 인접하는, 상기 웰 영역(102)의 표면에 설치된, 드레인이 되는 확산층 영역(106b)을 가지고 구성되어 있다. 또, 소스가 되는 확산층 영역은 이 드레인측 선택 게이트(106A)에 인접하는, 단부의 메모리 셀(104)과의 사이에서 서로 공유되어 있다.
소스측 선택 게이트(106B)는 각각 상기 터널 산화막(105) 상에 설치된 게이트 전극(106a) 및 이 게이트 전극(106a)에 인접하는, 상기 웰 영역(102)의 표면에 행선 방향으로 인접하는 다른 소스측 선택 게이트(106B)와 공통으로 설치된, 소스선 (SL)이 되는 확산층 영역(106b)을 가지고 구성되어 있다. 또, 드레인이 되는 확산층 영역은 이 소스측 선택 게이트(106B)에 인접하는, 단부의 메모리 셀(104)과의 사이에서 서로 공유되어 있다.
이 경우, 각 게이트 전극(106a)은 상기 부유 게이트(104a-1)와 동일 재료로 이루어진 제1 게이트(106a-1) 상에, 상기 제어 게이트(104a-3)와 동일 재료로 이루어진 제2 게이트(106a-3)를 각각 적층하여 이루어진 구성으로 되어 있다. 각 게이트 전극(106a)은 예를 들면 행선 방향에서의, 다른 선택 게이트(106A 및 106B) 사이에서 각각 공유되어 있다.
한편, 반도체 기판(101)의 주 표면 상에는, 상기 메모리 셀(104) 및 상기 선택 게이트(106A, 106B)를 각각 매립하도록 하여, 층간 절연막(107)이 설치되어 있다.
이 층간 절연막(107)의 상면에는, 상기 메모리 셀(104)의 열방향을 따라서, 비트선(108)이 각각 배설되어 있다. 각 비트선(108)은 상기 층간 절연막(107) 및 상기 터널 산화막(105)을 관통하여 설치된 비트선 콘택트(109)에 의해 각각 상기 드레인측 선택 게이트(106A)의 확산층 영역(106b)과 접속되어 있다.
도 17은 상기한 구성에서의 메모리 셀 어레이의 등가 회로도이다.
이 메모리 셀 어레이에 대한, 데이터의 기입 (Program), 소거 (Erase) 및 판독 (Read)의 각 동작은 하기 표 1에서 나타낸 전위 관계에 의해 부유 게이트(104a-1)와 웰 (Well) 영역(102)과의 사이에서 전자의 출입을 이용하여 행해진다.
기입 소거 판독
BL1(선택) 0 플로팅 1V
BL2(비선택) Vcc 플로팅 0
SG(D) Vcc 플로팅 Vread
WL2(선택) Vppw 0 0
WL1,3,…n(비선택) Vpass 플로팅 Vread
SG(S) 0 플로팅 Vread
SL 0 플로팅 0
웰 0 Vppe 0
여기에서, 일반적인 NAND형 EEPROM의 기본 동작에 대해 설명한다.
데이터의 기입시에는, 제어 게이트에 고전위 Vppw (예를 들면, 20V)를 부여하고, 드레인, 소스 및 웰 영역에 0V를 부여한다. 그리고, 터널 산화막 중에 전류를 흐르게 함으로써, 터널 현상을 이용하여 웰 영역으로부터 부유 게이트에 전자를 주입한다. 그러면, 메모리 셀의 트랜지스터의 임계치 전압이 정이 되고, 데이터의기입이 행해진다.
통상, NAND형 EEPROM에서는, 선택된 제어 게이트에 접속되어 있는 모든 트랜지스터 (메모리 셀)에 대해, 동시에 기입이 행해진다. 이 때, 선택 셀 (기입을 행하는 메모리 셀)이 접속되어 있는 비트선에 0V를 인가하고, 비선택 셀 (기입을 행하지 않은 메모리 셀)이 접속되어 있는 비트선에 Vcc (예를 들면 3V)를 인가한다.
그리고, 선택 셀에 대해서는 0V가 전송되도록, 드레인측의 선택 게이트에는 Vcc를, 비선택 셀의 제어 게이트에는 전위 Vpass (예를 들면 10V)를 부여한다.
이 상태에서, 제어 게이트에 고전위 Vppw (예를 들면, 20V)를 인가한다. 그러면, 선택 셀에서는, 제어 게이트에 Vppw가, 웰 영역에 0V가 인가되어 선택적으로 기입이 행해진다.
한편, 비선택 셀의 드레인 비선택 게이트는, 비트선에 Vcc가, 게이트에 Vcc가 인가되기 때문에, 커트오프 상태가 된다. 또, 소스측 선택 게이트에 대해서도, 소스선에 0V가, 게이트에 0V가 인가되어, 커트오프 상태가 된다. 이 때문에, 이 비트선에 연결되는 모든 메모리 셀은, 플로팅 상태가 된다.
이 상태에서, 제어 게이트에 소정의 전압을 부여하면, 비선택 셀의 터널 전위도 용량 커플링에 의해 상승하고, 게이트와 터널과의 사이에 걸리는 전압이 저하하고, 기입이 억제된다.
데이터의 소거시는, 제어 게이트에 0V를 부여하고, 웰 영역에 고전위 Vppe (예를 들면, 20V)를 부여하고, 부동 게이트로부터 웰 영역에 전자를 방출시킨다. 그러면, 트랜지스터의 임계치 전압이 부가 된다. 상기 표 1에서는 나타내고 있지않지만, 소거 동작은 일반적으로 선택한 블럭 전체에서 일괄하여 행해진다.
데이터의 판독은 메모리 셀의, 트랜지스터의 임계치 전압의 정, 부를 이용하여 행해진다. 선택된 비트선에, 예를 들면 1V, 선택된 제어 게이트에 0V를 부여하여, 트랜지스터에 흐르는 전류의 유무에 의해 데이터를 판별한다. 이 때, 비선택 셀의 제어 게이트 및 선택 게이트가 모두 온 상태가 되도록, 판독 전위 Vread (예를 들면, 5V)를 인가하여 둔다.
그러나, 이와 같은 EEPROM의 경우, 기입시에서의 비선택 셀의 채널 전위가 충분히 상승하지 않으면, 비선택 셀의 게이트와 채널 사이에 걸리는 전압이 커져, 오기입의 원인이 되는 것이 알려져 있다.
이를 개선한 것으로서, 부스터 플레이트 부착의 메모리 셀 어레이가 이미 제안되어 있다.
도 18a∼도 18d는 NAND형 EEPROM에서의, 종래의 부스터 플레이트 부착의 메모리 셀 어레이의 개략 구성을 나타낸 도면이다. 또, 도 18a는 내부 구조를 투시하여 나타낸 평면도. 도 18b는 도 18a 중의 18B-18B선을 따른 단면도. 도 18c는 도 18a의 18C-18C선을 따른 단면도, 도 18d는 도 18a의 18D-18D선을 따른 단면도이다.
이 메모리 셀 어레이에서는, 예를 들면 메모리 셀(104)의 게이트 전극부(104a)를 피복하도록, 플레이트 절연막(111)을 거쳐 도전성 재료로 이루어진 부스터 플레이트(112)가 설치되어 있다.
이 경우, 데이터의 기입시에, 상기 부스터 플레이트(112)에도 고전압 Vppw를인가하여, 실질적인 용량 커플링비를 증가시킴으로써, 기입시에서의 비선택 셀의채널 전위를 충분히 상승시키는 것이 가능함과 동시에, 제어 게이트에 인가하는 고전압 Vppw를 부스터 플레이트(112)를 이용하지 않는 경우 보다 낮게 (14V 정도로) 할 수 있다.
그러나, 예를 들어, 부스터 플레이트(112)를 이용함으로써, 비선택 셀의 게이트와 채널 사이에 걸리는 전압의 증대에 의한 오기입을 방지하도록 한 메모리 셀 어레이이어도, 비트선 콘택트(109)를 형성하기 위한, 콘택트 홀의 개구시의 프로세스에 기인하여 오동작을 초래하기 쉽다고 하는 문제가 있다.
즉, 상기한 종래의 메모리 셀 어레이에서, 비트선 콘택트(109)를 형성한 경우, 예를 들면 도 19a 및 도 19b에서 나타낸 바와 같이, 층간 절연막(107)과 그 아래의 플레이트 절연막(111) 및 터널 산화막(105)을, 반응성 이온 에칭 등에 의해 연속적으로 제거하고, 드레인측 선택 게이트(106A)의 확산층 영역(106b)에 연결되는 콘택트 홀(109a)을 개구하도록 되어 있다. 이 때, 반응성 이온 에칭은 확산층 영역(106b)이 노출한 곳에서 정지하도록 제어하고 있다.
그런데, 콘택트 홀(109a)을 개구하기 위한 에칭은, 통상 다소는 과잉으로 행해진다. 이것은 층간 절연막(107)의 막 두께나 에칭 속도 등의 프로세스의 오차를 흡수하기 위해서, 최악의 경우에도 소자 영역의 표면이 확실히 노출되기 까지는 에칭할 필요가 있기 때문이다.
이 때문에, 층간 절연막(107)의 막 두께가 얇아지고, 에칭의 속도가 빨라지면, 예를 들어 도 19c에서 나타낸 바와 같이, 콘택트 홀(109a)의 저면에서는 에칭이 과잉으로 행해짐으로써, 여분의 부분 까지도 에칭되는 결과가 된다.
왜냐면, 소자 분리 영역(103)의 형성 (STI의 매립)에는, 일반적으로 층간 절연막(107) 등과 동일하게 실리콘 산화물 계의 절연 재료가 이용되고 있다. 이 때문에, 과잉의 에칭에 의해, 소자 분리 영역(103)도 동시에 에칭되어 버린다.
에칭의 속도나 층간 절연막(107)의 막 두께는, 동일 웨이퍼 내 또는 다른 웨이퍼 사이에서 프로세스적으로 오차가 있기 때문에, 실제로는 소자 영역이 노출된 적절한 시점에서 에칭을 중지하는 것은 곤란하고, 도 19c에서 나타낸 바와 같이 소자 분리 영역(103)을 에칭하여 버릴 가능성은 충분히 있다. 가령, 콘택트 홀(109a)이 소자 분리 영역(103)의 저면에 까지 달하여 버린 경우에는, 인접하는 비트선 콘택트(109) 사이의 실효적 거리가 짧아져, 비트선(108) 사이에서 펀치 스루가 발생하여 오동작의 원인이 된다.
이와 같은 문제는, STI 구조의 소자 분리 영역(103)을 채용하는 메모리 셀 어레이에 한하지 않고, 선택 산화 (LOCOS)법에 의한 소자 분리 산화막을 이용한 경우에도 동일하다.
이와 같은 불합리를 방지하기 위해서, 예를 들면, 소자 분리 영역(103) 까지 에칭하지 않도록 콘택트 홀(109a)의 직경을 작게 하면, 포토리소그래피 공정에서의 패터닝이 곤란하게 되고, 콘택트 홀(109a)의 어스팩트비가 높아져, 에칭이나 도전성 재료의 매립이 곤란하게 된다. 반대로, 소자 영역의 폭을 넓히도록 한 경우에는, 메모리 셀 어레이의 면적이 확대되기 때문에 바람직하지 않다.
이상과 같이, 종래에는, 콘택트 홀(109a)을 개구할 때의 가공의 정밀도에 기인하여, 오동작을 초래하기 쉽게 되는 결과, 신뢰성을 악화시킨다고 하는 문제가있다. 또, 이 문제는 메모리 셀 어레이의 미세화에 수반하여 더욱 현저하게 된다.
그리고, 제7 실시 형태는, 콘택트 홀을 개구할 때의 가공의 정밀도에 기인하는 오동작을 방지할 수 있고, 디바이스 특성의 향상과 함께 신뢰성을 향상하는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
이하, 제7 실시 형태에 관한 부스터 플레이트 부착 EEPROM에 대해서 상세히 설명한다.
도 20a∼도 20d는, 제7 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을, NAND형 EEPROM에서의 메모리 셀 어레이를 예로 나타낸 것이다. 또, 도 20a는 내부 구조를 투시하여 나타낸 평면도, 도 20b는 도 20a 중의 20B-20B선을 따른 단면도, 도 20c는 도 20a 중의 20C-20C선을 따른 단면도, 도 20d는 도 20a 중의 20D-20D선을 따른 단면도이다.
이 메모리 셀 어레이는, 예를 들면 반도체 기판(211)의 주 표면부에 웰 영역 (Well; 212)이 설치되어 있다. 또, 웰 영역(212)의 표면부에는, 선택적으로 또, 일부가 상기 반도체 기판(211)의 주표면 상에 돌출하도록 하여, STI 구조의 소자 분리 영역 (소자 분리용 절연막; 213)이 형성되어 있다. 그리고, 이 소자 분리 영역(213)에 의해 대략 스트라이프 형상으로 획정된 소자 영역 상에, 스택트 게이트 구조를 갖는 복수의 MOS 트랜지스터 (메모리 셀; 214)가 매트릭스 형상으로 배치되어 있다.
상기 메모리 셀(214)은, 각각 웰 영역(212)의 표면이 얇은 터널 산화막 (게이트 절연막; 215) 상에 선택적으로 설치된 게이트 전극부(214a) 및 각 게이트 전극부(214a) 사이에 대응하는, 상기 웰 영역(212)의 표면에 각각 설치된, 드레인 또는 소스가 되는 확산층 영역(214b)을 가지고 구성되어 있다.
터널 산화막(215)은 예를 들면 10㎚ 정도의 막 두께의, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 적층막에 의해 구성되어 있다.
각 확산층 영역(214b)은, 상기 웰 영역(212)과 역(이) 도전형의 불순물을, 이온 주입 또는 열확산함으로써 형성된 것으로, 열선, 예를 들면 비트선(BL) 방향으로 인접하는, 다른 메모리 셀(214)과의 사이에서 서로 공유되어 있다.
게이트 전극부(214a)는 각 확산층 영역(214b) 사이의 터널 영역 상에 각각 설치된 전하 축적층이 되는 부유 (플로팅) 게이트(214a-1), 게이트간 절연막 (인터폴리 절연막; 214a-2), 및 제어 게이트(214a-3)를 적층하여 이루어진 구성으로 되어 있다.
부유 게이트(214a-1)는 예를 들면 다결정 실리콘 또는 아모퍼스 실리콘으로 이루어지고, 상기 터널 산화막(215) 및 상기 게이트간 절연막(214a-2)에 의해 주위의 도전층으로부터 전기적으로 분리되어 있다.
게이트간 절연막(214a-2)은 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 적층막에 의해 형성되어 있다.
제어 게이트(214a-3)는 소자 영역과 교차하도록 하여 설치된, 예를 들면 행선 방향에서의, 다른 게이트 전극부(214a)와의 사이에서 각각 공유되어, 워드선(WL)으로서 기능하도록 되어 있다.
이 경우, 복수 (예를 들면, 16개)의 메모리 셀(14)이 비트선 방향으로 직렬 접속되어, 메모리 셀 유니트로서의 NAND 셀을 구성하고 있다. 그리고, 각 비트선 방향의 양단에는, 각각 선택 게이트(SG)용 트랜지스터 (드레인측 선택 게이트(SG(D)) (216A), 소스측 선택 게이트 (SG(S)) (216B)가 설치되어 있다.
드레인측 선택 게이트(216A)는 각각 상기 터널 산화막(215) 상에 설치된 게이트 전극(216a) 및 이 게이트 전극(216a)에 인접하는, 상기 웰 영역(212)의 표면에 설치된, 드레인이 되는 확산층 영역(216b)을 갖고 구성되어 있다. 또, 소스가 되는 확산층 영역은, 이 드레인측 선택 게이트(216A)에 인접하는, 단부의 메모리 셀(214)과의 사이에서 서로 공유되어 있다.
소스측 선택 게이트(216B)은 각각 상기 터널 산화막(215) 상에 설치된 게이트 전극(216a) 및 이 게이트 전극(216a)에 인접하는 상기 웰 영역(212)의 표면에 행선 방향으로 인접하는 다른 소스측 선택 게이트(216B)와 공통으로 설치된, 소스선(SL)이 되는 확산층 영역(216b)을 가지고 구성되어 있다. 또, 드레인이 되는 확산층 영역은, 이 소스측 선택 게이트(216B)에 인접하는 단부의 메모리 셀(214)와의 사이에서 서로 공유되어 있다.
이 경우, 각 게이트 전극(216a)은 상기 부유 게이트(214a-1)와 동일 재료로 이루어진 제1 게이트(216a-1) 상에 상기 제어 게이트(214a-3)와 동일 재료로 이루어진 제2 게이트(216a-3)을 각각 적층하여 이루어진 구성으로 되어 있다. 그리고, 각 게이트 전극(216a)은 소자 영역과 교차하도록 하여 설치된, 예를 들면 행선 방향에서의 다른 선택 게이트(216A, 216B)와의 사이에서 각각 공유되어 있다.
한편, 반도체 기판(211)의 주표면 상에는, 적어도 각 메모리 셀(214)의 게이트 전극부(214a)의 일부를 피복하도록, 플레이트 절연막(221)을 거쳐, 부스터 플레이트(222)가 설치되어 있다.
플레이트 절연막(221)은 적어도 상기 반도체 기판(211)의 주표면상을 피복하도록 설치된, 예를 들면 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 적층막으로 형성되어 있다.
부스터 플레이트(222)는 예를 들면 불순물을 다량으로 도핑하여 저저항화한 다결정 실리콘막 (또는 텅스텐 폴리사이드 등의 도전층)에 의해 구성되어 있다. 또, 부스터 플레이트(222)는 상기 선택 게이트(216A, 216B)을 제외한, 메모리 셀(214) 모두를 피복하도록 하여 설치된 경우에 한하지 않고, 예를 들어, 일부의 메모리 셀(214)만을 피복하도록 하여 설치된 것도 가능하다.
또, 상기 드레인측 선택 게이트(216A)의, 각 확산층 영역(216b)의 상면에는, 터널 산화막(215) 및 플레이트 절연막(221)을 각각 거쳐, 에칭 스톱층 (커버 부재; 222a)이 일체적으로 설치되어 있다. 이 에칭 스톱층(222a)은 예를 들면 상기 부스터 플레이트(222)를 구성한다. 불순물을 다량으로 도핑하여 저저항화한 다결정 실리콘막을 이용하여 형성되어 있다.
게다가, 상기 메모리 셀(214) 및 상기 선택 게이트(216A, 216B)를 각각 매립하도록 하여, 반도체 기판(211)의 주표면 상에는, 층간 절연막(217)이 설치되어 있다.
이 층간 절연막(217)의 상면에는, 상기 메모리 셀(214)의 열 방향을 따라 비트선(218)이 각각 배설되어 있다. 각 비트선(218)은 비트선 콘택트 (콘택트부; 219)에 의해 각각 상기 드레인측 선택 게이트(216A)의 확산층 영역(216b)과 접속되어 있다.
각 비트선 콘택트(219)는 예를 들면 상기 층간 절연막(217), 상기 에칭 스톱층(222a), 상기 플레이트 절연막(221) 및 상기 터널 산화막(215)을 각각 관통하여 설치된 콘택트 홀(219a) 내에 도전성을 갖는 매립재 (도전 재료; 219b)가 매립되어 이루어진 구성으로 되어 있다.
또, 비트선 콘택트(219)는 각각 상기 에칭 스톱층(222a)과 접하는, 콘택트 홀(219a)의 내벽면에 측벽 절연막(219c)이 형성되어, 비트선 콘택트(219) 서로 에칭 스톱층(222a)을 거쳐 쇼트되지 않도록 전기적으로 절연되어 있다.
측벽 절연막(219c)은 예를 들면 실리콘 산화막 또는 실리콘 질화막으로 형성되어 있다. 매립재(219b)로는 다결정 실리콘, 아모퍼스 실리콘, 또는 텅스텐 등이 이용된다.
여기에서, 상기한 구성에서의 메모리 셀 어레이의 동작에 대해 간단히 설명한다. 또, 기본적으로는 부스터 플레이트 부착의 종래 메모리 셀 어레이와 대략 동일하다.
도 21은 상기한 구성에서의 메모리 셀 어레이의 등가 회로를 나타낸 것이다.
이 메모리 셀 어레이에 대한, 데이터의 기입 (Program), 소거 (Erase), 및 판독 (Read)의 각 동작은, 하기 표 2에서 나타낸 바와 같은 전위 관계에 의해, 부유 게이트(214a-1)와 웰 영역(212)와의 사이에서의 전자의 출입을 이용하여 행해진다.
기입 소거 판독
BL1(선택) 0 플로팅 1V
BL2(비선택) Vcc 플로팅 0
SG(D) Vcc 플로팅 Vcc
부스터 플레이트 Vppw 0 Vcc
WL2(선택) Vppw 0 0
WL1,3…n(비선택) Vcc 플로팅 Vcc
SG(S) 0 플로팅 Vcc
SL 0 플로팅 0
웰 0 Vppe 0
즉, 데이터의 기입시에는, 제어 게이트(214a-3) 및 부스터 플레이트(222)에 고전위 Vppw (예를 들면, 214V)를 부여하고, 확산층 영역 (드레인/소스; 214b) 및 웰 영역(212)에 0V를 부여한다. 이 경우, 부유 게이트(214a-1)의 측벽부에 부스터 플레이트(222)가 설치되어 있는 것으로 실질적인 용량 커플링비가 증가하기 때문에, 부스터 플레이트가 없는 경우 보다도, 제어 게이트(214a-3)에 인가되는 전압 Vppw를 낮게 할 수 있다.
데이터의 소거시는 제어 게이트(214a-3) 및 부스터 플레이트(222)에 0V를 인가하고, 웰 영역(212)에 고전위 Vppe (예를 들면, 17V)를 인가한다. 이 경우도, 기입시와 동일하게, 부스터 플레이트가 없는 경우 보다도, 제어 게이트(214a-3)에 인가되는 전압 Vppe를 낮게 할 수 있다.
데이터의 판독시는, 선택된 비트선(218)에, 예를 들면 1V, 선택된 제어 게이트(214a-3)에 0V를 인가하고, 트랜지스터에 흐르는 전류의 유무에 의해 데이터를 판별한다. 이 때, 비선택 셀의 제어 게이트(214a-3), 선택 게이트(216A, 216B) 및 부스터 플레이트(222)에는 선택 셀 이외의 트랜지스터가 모두 온 상태가 되도록,판독 전위 Vcc (예를 들어, 3V)를 인가하여 둔다.
다음에, 도 22a∼도 22g, 도 23a∼도 23g, 도 24a∼도 24g를 참조하여, 상기한 구성에서의 메모리 셀 어레이의 제조 방법에 대해 설명한다.
또, 도 22a∼도 22g는 도 20a 중의 20B-20B선을 따른 단면에, 도 23a∼도 23g는 도 20a 중의 20C-20C선을 따른 단면에, 도 24a∼도 24g는 도 20a 중의 20D-20D선을 따른 단면에, 각각 대응한다.
먼저, 도 22a, 도 23a, 도 24a에서 나타낸 바와 같이, 종래부터의 주지 기술에 의해, 반도체 기판(211)의 주표면부에 웰 영역(212)이나 STI 구조의 소자 분리 영역(213)을 형성한 후, 터널 산화막(215)을 거쳐 메모리 셀(214)의 게이트 전극부(214a) 및 드레인측 선택 게이트(216A), 소스측 선택 게이트(216B)의 각 게이트 전극(216a)을 각각 기존의 NAND형 EEPROM의 경우와 동일한 방법에 의해 형성한다.
이 때, 산화 처리를 행하여, 100 옹거스트롱 정도의 막 두께인 게이트 측벽 산화막을 형성하도록 해도 좋다.
이어서, 도 22b, 도 23b, 도 24b에서 나타낸 바와 같이, 반도체 기판(211)의 주표면부에 이온 주입 등에 의해 불순물을 도입하고, 확산층 영역(214b, 216b)을 각각 형성한다. 또, 반도체 기판(211)의 상방 전면에 예를 들면 CVD (Chemical Vapour Deposition) 법에 의해 500옹거스트롱 정도의 막 두께인 실리콘 산화막을 퇴적시켜, 플레이트 절연막(21)을 형성한다.
이어서, 도 22c, 도 23c, 도 24에서 나타낸 바와 같이, CVD법에 의해, 상기플레이트 절연막(221) 상에 부스터 플레이트(222)를 형성하기 위한 다결정 실리콘막(222')을 퇴적한다.
이어서, 도 22d, 도 23d, 도 24d에서 나타낸 바와 같이, 포토리소그래피법에 의해 상기 다결정 실리콘막(222')을 패터닝하여, 그 일부를 에칭에 의해 제거한다. 이에 의해, 적어도 일부의 메모리 셀(214)의 게이트 전극부(214a)를 피복하도록 하여 부스터 플레이트(222)를 형성함과 동시에, 드레인측 선택 게이트(216A)의 각 확산층 영역(216b)의 상면에 에칭 스톱층(222a)을 형성한다.
또, 10000옹거스토롱 정도의 막 두께에 의해, 반도체 기판(211)의 상방 전면에 층간 절연막(217)을 퇴적시킨다.
이어서, 도 22e, 도 23e, 도 24e에서 나타낸 바와 같이, 포토리소그래피법에 의해, 상기 층간 절연막(217)에 비트선 콘택트(219)를 형성하기 위한, 상기 에칭 스톱층(222a)에 달하는 콘택트 홀 (제1 개구; 219a-1)을 개구한다. 이 경우, 층간 절연막(217)의 에칭은 다결정 실리콘막(222')에 대해 선택성을 갖도록 하는 것이 비교적 용이하게 가능하고, 에칭 스톱층(222a)이 노출되는 곳에서 확실하게 에칭을 정지시킬 수 있다. 따라서, 과잉의 에칭에 의해, 소자 분리 영역(213) 등이 여분으로 에칭되는 것을 저지하는 것이 가능하게 된다.
이어서, 콘택트 홀(219a-1)의 저부에 노출되는 에칭 스톱층(222a)을 에칭에 의해 제거하고, 그 아래의 플레이트 절연막(221)에 달하는 콘택트 홀 (제2 개구)을 개구한다. 이 경우도, 에칭 스톱층(222a)의 에칭은 플레이트 절연막(221)에 대해 선택성을 갖도록 하는 것이 비교적 용이하게 가능하고, 다소는 과잉으로 에칭을 중지시킬 수 있다.
또한, 플레이트 절연막(221) 및 터널 산화막(215)을 에칭에 의해 제거하여 콘택트 홀(제3 개구)를 개구한다.
이에 의해 도 22f, 도 23f, 도 24f에서 나타낸 바와 같이, 구체적으로는, 확산층 영역(216b)에 달하는 콘택트 홀(219a)을 개구한다. 이 경우, 에칭을 과잉으로 행하여 본래는 에칭되어야 하지 않는 소자 분리 영역(213) 까지도 에칭되지만, 플레이트 절연막(221) 및 터널 산화막(215)의 막 두께는 얇다. 이 때문에, 절대적인 과잉 에칭량은 층간 절연막(217)을 에칭하는 경우의 광잉 에칭량에 비해 매우 작다. 따라서, 소자 분리 영역(213)이 에칭되는 양을 작게 할 수 있다.
이어서, 도 22g, 도 23g, 도 24g에서 나타낸 바와 같이, 상기 콘택트 홀(219a) 내에 축벽 절연막(219c)을 형성한다. 이 경우, 측벽 절연막(219c)의 형성은 전면에 실리콘 산화막을 퇴적한 후, 이방성 에칭을 행하여, 콘택트 홀(219a)의 내벽면에만 실리콘 산화막을 잔존시킨다.
그런 후, 콘택트 홀(219a) 내로의 매립재(219b)의 매립과, 비트선(218)의 패터닝 등을 행하여, 도 20a∼도 20d에서 나타낸 구성의 NAND형 EEPROM의 메모리 셀 어레이가 완성된다.
상기한 바와 같이, 비트선 콘택트를 형성하기 위한, 콘택트 홀을 개구할 때의 층간 절연막의 에칭을 에칭 스톱층이 노출된 시점에서 일시적으로 정지시킬 수 있도록 하고 있다.
즉, 메모리 셀의 게이트 전극부를 노출하도록 하여 도전층을 형성하고, 이를부스터 플레이트로서 이용함과 동시에, 비트선 콘택트의 저부에도 동시에 도전층을 형성하여 둠으로써, 콘택트 홀의 개구시의 에칭 스토퍼로서 이용할 수 있도록 하고 있다. 이에 의해, 디바이스 특성의 향상만이 아니라, 콘택트 홀이 과잉으로 에칭되는 것을 방지하는 것이 가능하게 된다. 따라서, 소자 분리 영역 등이 여분으로 삭감되는 것을 저지할 수 있게 된 결과, 디바이스 특성의 향상과 함께, 비트선 간에서의 펀치 스루의 발생 등, 콘택트 홀의 개구시의 프로세스에 기인하여 일어난 오동작을 개선하는 것이 가능하게 된다.
특히, 에칭 스톱층을 부스터 플레이트와 동시에 형성하도록 하고 있기 때문에, 제조 프로세스 상에서의 복잡화를 초래할 염려도 없다.
또, 상기 제7 실시 형태에서는, 에칭 스톱층(222a)을 띠형상으로 형성하고, 드레인측 선택 게이트(216A)의 각 확산층 영역(216b)의 상면에 일체화시켜 공통으로 설치하도록 한 경우에 대해서 설명했지만, 이에 한하지 않고 예를 들어 드레인측 선택 게이트(216A)의 확산층 영역(216b) 각각의 상면에 독립하여 설치하는 것도 가능하다.
이와 같이, 제7 실시 형태에 관한 불휘발성 반도체 기억 장치 및 그 제조 방법에 의하면, 콘택트부를 형성하기 위한, 콘택트 홀을 개구할 때의 층간 절연막의 에칭을, 커버 부재가 노출된 시점에서 일시적으로 정지시킬 수 있게 된다. 이에 의해, 소자 분리용 절연막 등이 여분으로 감소되는 것을 저지하는 것이 가능하게 된다.
<제8 실시 형태>
제8 실시 형태는, 부스터 플레이터 부착 NAND 셀형 EEPROM에 관한 것이다.
도 25a∼도 25d는 제8 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을, NAND형 EEPROM에서의 메모리 셀 어레이를 예로 나타낸 것이다. 또, 도 25a는 내부 구조를 투시하여 나타낸 평면도, 도 25b는 도 25a 중의 25B-25B선을 따른 단면도, 도 25c는 도 25a 중의 25C-25C 선을 따른 단면도, 도 25d는 도 25a 중의 25D-25D 선을 따른 단면도이다.
이 메모리 셀 어레이의 경우, 인접하는 비트선 콘택트(219)의 상호 간에, 에칭 스톱층(222a')이 서로 분리되어 독립적으로 설치되어 있다. 이 경우, 비트선 콘택트(219)의 상호가 에칭 스톱층(222a')을 거쳐 쇼트되지 않도록, 전기적으로 절연시킬 필요가 없기 때문에, 측벽 절연막(219c)의 형성을 생략할 수 있다.
이와 같은 구성에 의하면, 상술한 제7 실시 형태와 대략 동일한 효과를 기대할 수 있음과 동시에, 구조상 및 제조 프로세스 상에서 큰 간소화가 가능하게 된다.
또, 에칭 스톱층의 형성은 반드시 부스터 플레이트(222)의 형성에 수반하여 행해지는 경우에 한정되지 않는다. 예를 들면, 소스측 선택 게이트(216B)의 확산층 영역 (소스선; 216b)에 연결된다. 소스배선의 형성과 동시에 행해지도록 하는 것도 가능하다.
<제9 실시 형태>
제9 실시 형태는, 확산층 영역(216b)에 연결되는 소스배선 부착 NAND 셀형 EEPROM에 관한 것이다.
도 26a∼도 26e는 제9 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을, NAND형 EEPROM에서의 메모리 셀 어레이를 예로 나타낸 것이다. 또, 도 26a는 내부 구조를 투시하여 나타낸 평면도, 도 26b는 도 26a 중의 26B-26B 선을 따른 단면도, 도 26c는 도 26a 중의 26C-26C 선을 따른 단면도, 도 26d는 도 26a 중의 26D-26D 선을 따른 단면도, 도 26e는 도 26a 중의 26E-26E 선을 따른 단면도이다.
이 메모리 어레이의 경우, 예를 들면, 반도체 기판(211)의 주표면부의, 공통 소스 영역 (소스측 선택 게이트(216B)의 각 확산층 영역(216b)위)을 피복하도록, 터널 산화막(215) 및 절연막(221')을 거쳐 소스배선이 되는 도전층(222b)이 설치되어 있다.
도전층(222b)은 소스 콘택트(219')를 거쳐, 상기 확산층 영역(216b)과 국소적으로 접속되어 있다. 이 경우, 도전층(222b)은 소스 콘택트(219')에 전기적으로 쇼트됨으로써, 소스배선으로서 기능한다.
절연막(221')은 적어도 상기 반도체 기판(211)의 주표면 위를 피복하도록 설치되며, 예를 들면, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 적층막에 의해 형성되어 있다.
도전층(222b)은 예를 들면 불순물을 다량으로 도핑하여 저저항화된 다결정 실리콘막 (또는, 텅스텐 폴리사이드 등)으로 구성되어 있다.
소스 콘택트(219')는 예를 들면 층간 절연막(217), 도전층(222b), 절연막(221') 및 터널 산화막(215)를 각각 관통하여 설치된 콘택트 홀(219a') 내에 도전성을 갖는 매립재 (도전 재료; 219b')가 매립되어 이루어진 구성으로 되어 있다.
한편, 드레인측 선택 게이트(216A)의 각 확산층 영역(216b)의 상면에는, 터널 산화막(215) 및 절연막(221')을 각각 거쳐 에칭 스톱층 (커버 부재; 222a)이 일체적으로 설치되어 있다. 이 에칭 스톱층(222a)은 예를 들면 상기 반도체층(222b)을 구성하는, 불순물을 다량으로 도핑하여 저저항화한 다결정 실리콘막을 이용하여 형성되어 있다.
그리고, 층간 절연막(217), 에칭 스톱층(222a), 절연막(221'), 및 터널 산화막(215)를 각각 관통하고, 상기 드레인측 선택 게이트(216A)의 각 확산층 영역(216b)에 연결되는 비트선 콘택트(219)가 층간 절연막(223)에 설치된 콘택트 도어(224)를 각각 거쳐, 비트선(218)과 각각 접속되어 있다.
층간 절연막(223)은 예를 들면 상기 소스 콘택트(219'), 및 상기 비트선 콘택트(219)의 상면을 각각 포함하고, 상기 층간 절연막(217) 상의 전면에 대략 균일한 두께로 설치되어 있다.
콘택트 도어(224)는 예를 들면, 상기 층간 절연막(223)을 관통하여 설치된 도어 홀(224a)내에 도전성을 갖는 매립재(도전 재료; 224b)가 매립되어 이루어진 구성으로 되어 있다.
또, 이 경우도, 비트선 콘택트(219) 상호가 에칭 스톱층(222a)을 거쳐 쇼트되지 않도록, 상기 에칭 스톱층(222a)과 접하는, 콘택트 홀(219a)의 내벽면에는 측벽 절연막(219c)이 각각 형성되어, 비트선 콘택트(219) 사이는 전기적으로 절연되어 있다.
다음에, 도 27a∼도 27d, 도 28a∼도 28d, 도 29a∼도 29d를 참조하여 상기한 구성에서의 메모리 셀 어레이의 제조 방법에 대해 설명한다.
또, 도 27a∼도 27d는 도 26a 중의 26B-26B선을 따른 단면에, 도 28a∼도 28d는 도 27a 중의 26C-26C선을 따른 단면에, 도 29a∼도 29d는 도 27a의 26D-26D선을 따른 단면에 각각 대응한다.
또, 다결정 실리콘막(222')을 퇴적할 때 까지의 공정 (절연막(221')의 형성은 상기 플레이트 절연막(221)의 형성과 실질적으로 동일함)은 상술한 제7 실시 형태로 나타낸 경우 (도 22a∼도 22c, 도 23a∼도 23c, 및 도 24a∼도 24c 참조)와 동일하기 때문에, 여기에서의 상세한 설명을 생략하고, 그 이후의 공정에 대해서만 상세히 설명한다.
예를 들면, CVD법에 의해 절연막(221') 상에 다결정 실리콘막(222')을 퇴적한 후, 그 다결정 실리콘막(222')을 포토리소그래피법에 의해 패터닝하여, 그 일부를 에칭에 의해 제거한다.
이에 의해, 도 27a, 도 28a, 도 29a에서 나타낸 바와 같이, 소스측 선택 게이트(216B)의, 각 확산층 영역(216b) 위를 각각 피복하도록, 소스배선이 되는 도전층(222b)이 형성됨과 동시에, 드레인측 선택 게이트(216A)의 각 확산층 영역(216b)의 상면에 에칭 스톱층(222a)이 형성된다.
또, 10000옹거스트롱 정도의 막 두께에 의해, 전면에 층간 절연막(217)을 퇴적시킨다.
이어서, 도 27b, 도 28b, 도 29b에서 나타낸 바와 같이, 포토리소그래피법에의해, 상기 층간 절연막(217)에 비트선 콘택트(219)를 형성하기 위한 상기 에칭 스톱층(222a)에 달하는 콘택트 홀 (제1 개구; 219a-1)과, 소스 콘택트(219')를 형성하기 위한, 상기 도전층(222b)에 달하는 콘택트 홀 (제1 개구; 219-1')을 각각 개구한다.
이 경우도, 상술한 바와 같이, 에칭 스톱층(222a) 및 도전층(222b)이 노출되는 곳에서 확실하게 에칭을 중지시킬 수 있기 때문에, 과도한 에칭에 의해 소자 분리 영역(213) 등이 여분으로 에칭되는 것을 저지하는 것이 가능하다.
이어서, 콘택트 홀(219a-1)의 저부에 노출되는 에칭 스톱층(222a), 및 콘택트 홀(219a-1)의 저부에 노출되는 도전층(222b)을 에칭에 의해 각각 제거하고, 그 아래의 절연막(221')에 달하는 콘택트 홀 (제2 개구)을 개구한다.
이 경우도, 에칭 스톱층(222a) 및 도전층(222b)의 에칭은 절연막(221')에 대해 선택성을 갖도록 하는 것이 비교적 용이하게 가능하고, 다소는 과잉으로 에칭을 행한다고 해도, 절연막(221')이 노출되는 곳에서 확실하게 에칭을 중지시킬 수 있다.
또한, 절연막(221') 및 터널 산화막(15)을 에칭에 의해 제거하여 콘택트 홀 (제3 개구)을 개구한다.
이에 의해, 도 27c, 도 28c, 도 29c에서 나타낸 바와 같이, 최종적으로는, 확산층 영역(216b)에 각각 달하는 콘택트 홀(219a, 219a')이 개구된다.
이 경우도, 에칭을 과잉으로 행하여 본래는 에칭되지 않아야 하는 소자 분리 영역(213) 까지도 에칭되지만, 절연막(221') 및 터널 산화막(215)의 막 두께는 얇기 때문에, 절대적인 과잉 에칭량은 층간 절연막(217)의 것에 비해 매우 적고, 그 결과, 소자 분리 영역(213)이 에칭되는 량을 적게 할 수 있다.
이어서, 도 27d, 도 28d, 도 29d에서 나타낸 바와 같이, 상기 콘택트 홀(219a) 내에만 측벽 절연막(219c)을 형성한다. 이 경우, 측벽 절연막(219c)의 형성은 예를 들면 전면에 실리콘 산화막을 퇴적한 후, 이방성 에칭을 행하여, 콘택트 홀(219a, 219a')의 내벽면에만 실리콘 산화막을 잔존시킨다. 그리고, 소스측의 콘택트 홀(219a')의 내벽면에 남은 실리콘 산화막 만을 선택적으로 제거한다.
이어서, 콘택트 홀(219a) 내에의 매립재(219b)의 매립, 및 콘택트 홀(219a') 내에의 매립재(219b'; 매립재(219b, 219b')는 실질적으로 동일 재료가 이용됨)의 매립을 행한 후, 전면에 층간 절연막(223)을 퇴적시킨다. 그리고, 포토리소그래피법에 의해, 상기 층간 절연막(223)에 비트선 콘택트(219)에 달하는 도어 홀(224a)을 개구한다.
그 후, 도어 홀(224a) 내에의 매립재(224b)의 매립과, 비트선(218)의 패터닝 등을 행하여, 도 26a∼도 26e에서 나타낸 구성의, NAND형 EEPROM의 메모리 셀 어레이가 완성된다.
이와 같은 구성에 의하면, 소스측 선택 게이트(216B)의 확산층 영역(216b) 상에 도전층(222b)을 설치하고, 이를 소스배선으로서 이용함과 동시에, 비트선 콘택트(219)의 저부에도 동시에 도전층 (에칭 스톱층(222a))을 형성하여 둠으로써, 콘택트 홀(219a)의 개구시의 에칭 스토퍼로서 이용할 수 있게 된다.
그 결과, 상술한 바와 같이, 비트선 콘택트(219)의 형성시, 콘택트 홀(219a)이 과잉으로 에칭되는 것을 방지하는 것이 가능하게 된다. 이 때문에, 소자 분리 영역(213) 등이 여분으로 삭감되는 것을 저지할 수 있게 됨과 동시에, 소스선 (소스측 선택 게이트(216b))의 저저항화가 가능하게 된다. 따라서, 메모리 셀(214)의 신뢰성의 개선 (오동작의 방지)이나, 각 소스선에 연결되는 공통 소스선의 개수의 삭감에 의한, 메모리 셀 어레이의 소면적화가 가능하게 됨과 동시에, 디바이스 특성의 향상과 제조 프로세스 상에서의 제어성의 향상을 동시에 만족할 수 있다.
또, 이 제9 실시 형태에서도, 상술한 제8 실시 형태의 경우와 동일하게, 예를 들면, 에칭 스톱층(222a)을, 드레인측 선택 게이트(216A)의 확산층 영역(216b) 각각의 상면에 독립적으로 설치하는 것도 가능하다.
<제10 실시 형태>
제10 실시 형태는, 확산층 영역(216b)에 연결되는 소스배선 부착 NAND 셀형 EEPROM에 관한 것이다.
도 30a∼도 30c는 제10 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을, NAND형 EEPROM에서의 메모리 셀 어레이를 예로 나타낸 것이다. 또, 도 30a은 내부 구조를 투시하여 나타낸 평면도, 도 30b는 도 30a 중의 30B-30B선을 따른 단면도, 도 30c는 도 30a 중의 30C-30C선을 따른 단면도이다.
이 메모리 셀 어레이의 경우, 인접하는 비트선 콘택트(219)의 상호간에서, 에칭 스톱층(222a')은 서로 분리되어 독립적으로 설치되어 있다. 이 경우, 비트선 콘택트(219)의 상호가 에칭 스톱층(222a')을 거쳐 쇼트되지 않도록 전기적으로 절연시킬 필요가 없기 때문에, 측벽 절연막(219c)의 형성을 생략할 수 있다.
이와 같은 구성에 의하면, 상술한 제9 실시 형태에서, 또한 전술한 제8 실시 형태의 경우와 동일하게, 구조상 및 제조 프로세스상에서의 대폭적인 간소화가 가능하게 된다.
또, 이들 제9, 제10 실시 형태에서, 소스측 선택 게이트(216B)의 확산층 영역(216b)을, 행선 방향으로 인접하는 소스측 선택 게이트(216B) 사이에서 공통으로 설치된 공통 소스 영역으로서 형성하여 두어도 좋고, 인접하는 소스측 선택 게이트(216B)의 확산층 영역(216b) 사이에도 소자 분리 영역(213)을 연장시켜 형성하고, 확산층 영역(216b)을 개별적으로 설치하도록 해도 좋다.
또한, 부스터 플레이트 또는 소스배선 중 어느 한 쪽만을 형성하는 경우에 한하지 않고, 예를 들면, 부스터 플레이트 및 소스배선의 형성과 동시에, 드레인측 선택 게이트의 확산층 영역 상에의, 에칭 스톱층의 형성을 행하도록 하는 것도 가능하다.
그 외, 본 발명의 요지를 변형하지 않는 범위에서, 다양한 변형 실시 가능한 것은 물론이다.
이상 설명한 바와 같이, 제1∼제6 실시 형태에 의하면, 신뢰성의 저하를 가급적 방지하는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
제7 내지 제10 실시 형태에 의하면, 콘택트 홀을 개구할 때의 가공 정밀도에 기인하는 오동작을 방지할 수 있고, 디바이스 특성의 향상과 함께 신뢰성을 향상하는 것이 가능한 불휘발성 반도체 기억 장치 및 그 제조 방법을 제공할 수 있다.

Claims (22)

  1. 반도체 장치에 있어서,
    소자 분리 영역과, 소자 형성 영역을 갖는 반도체 기판;
    상기 소자 형성 영역 내에 형성된 메모리 셀 트랜지스터를 적어도 하나 포함하는 메모리 셀 유니트;
    상기 소자 형성 영역 내에 형성된 드레인측 선택 트랜지스터 - 이 드레인측 선택 트랜지스터의 소스는 상기 메모리 셀 유니트의 전류 통로의 일단에 접속됨 -;
    상기 소자 형성 영역 내에 형성된 소스측 선택 트랜지스터 - 이 소스측 선택 트랜지스터의 드레인은 상기 메모리 셀 유니트의 전류 통로의 타단에 접속됨 -;
    상기 메모리 셀 트랜지스터의 상방에, 절연막을 거쳐 형성된 부스터 플레이트; 및
    상기 드레인측 선택 트랜지스터의 드레인의 상방에, 상기 절연막을 개재하여 형성된 커버층 - 이 커버층은 상기 부스터 플레이트와 동일한 층으로 이루어짐 -
    을 포함하는 반도체 장치.
  2. 반도체 장치에 있어서,
    소자 분리 영역과, 소자 형성 영역을 갖는 반도체 기판;
    상기 소자 형성 영역 내에 형성된 메모리 셀 트랜지스터를 적어도 하나 포함하는 메모리 셀 유니트;
    상기 소자 형성 영역 내에 형성된 드레인측 선택 트랜지스터 - 이 드레인측 선택 트랜지스터의 소스는 상기 메모리 셀 유니트의 전류 통로의 일단에 접속됨 -;
    상기 소자 형성 영역 내에 형성된 소스측 선택 트랜지스터 - 이 소스측 선택 트랜지스터의 드레인은 상기 메모리 셀 유니트의 전류 통로의 타단에 접속됨 -;
    상기 소스측 선택 트랜지스터의 소스의 상방에, 절연막을 개재하여 형성된 소스선; 및
    상기 드레인측 선택 트랜지스터의 드레인의 상방에, 상기 절연막을 개재하여 형성된 커버층 - 이 커버층은 상기 소스선과 동일한 층으로 이루어짐 -
    을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 소자 형성 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 게이트간 절연막과, 상기 게이트간 절연막 상에 형성된 제어 게이트를 갖는 게이트 전극 구조를 포함하는 반도체 장치.
  4. 제2항에 있어서,
    상기 메모리 셀 트랜지스터는 상기 소자 형성 영역 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 부유 게이트와, 상기 부유 게이트 상에 형성된 게이트간 절연막과, 상기 게이트간 절연막 상에 형성된 제어 게이트를 갖는게이트 전극 구조를 포함하는 반도체 장치.
  5. 제2항에 있어서, 상기 소스선, 및 상기 절연막을 각각 관통하여, 상기 소스측 선택 트랜지스터의 소스에 달하는 소스선 콘택트를 더 포함하고,
    상기 소스배선은 상기 소스선 콘택트를 거쳐 상기 소스측 선택 트랜지스터의 소스에 전기적으로 접속되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 기판 상방에 형성된 층간 절연막;
    상기 층간 절연막, 상기 커버층, 및 상기 절연막을 각각 관통하여, 상기 드레인측 선택 트랜지스터의 드레인에 달하는 비트선 콘택트; 및
    상기 층간 절연막 상에 형성된 비트선 - 이 비트선은 상기 비트선 콘택트를 거쳐 상기 드레인측 선택 트랜지스터의 드레인에 전기적으로 접속됨 -
    을 더 포함하는 반도체 장치.
  7. 제2항에 있어서,
    상기 반도체 기판 상방에 형성된 층간 절연막;
    상기 층간 절연막, 상기 커버층, 및 상기 절연막을 각각 관통하여, 상기 드레인측 선택 트랜지스터의 드레인에 달하는 비트선 콘택트; 및
    상기 층간 절연막 상에 형성된 비트선 - 이 비트선은 상기 비트선 콘택트를거쳐 상기 드레인측 선택 트랜지스터의 드레인에 전기적으로 접속됨 -
    을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 메모리 셀 유니트, 상기 드레인측 선택 트랜지스터, 및 상기 소스측 선택 트랜지스터는, 비트선 방향과, 이 비트선 방향에 대략 직교하는 방향에서 매트릭스상으로 배치되고,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 끼리 서로 공통화되어 있는 반도체 장치.
  9. 제2항에 있어서,
    상기 메모리 셀 유니트, 상기 드레인측 선택 트랜지스터, 및 상기 소스측 선택 트랜지스터는, 비트선 방향과, 이 비트선 방향에 대략 직교하는 방향에서 매트릭스상으로 배치되고,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 끼리 서로 공통화되어 있는 반도체 장치.
  10. 제8항에 있어서,
    상기 커버층은 도전성을 갖고, 상기 비트선 콘택트와 전기적으로 절연되어 있는 반도체 장치.
  11. 제9항에 있어서,
    상기 커버층은 도전성을 갖고, 상기 비트선 콘택트와 전기적으로 절연되어 있는 반도체 장치.
  12. 제1항에 있어서,
    상기 메모리 셀 유니트, 상기 드레인측 선택 트랜지스터, 및 상기 소스측 선택 트랜지스터는 비트선 방향과, 이 비트선 방향에 대략 직교하는 방향으로 매트릭스 상으로 배치되고,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 마다 형성되어 있는 반도체 장치.
  13. 제2항에 있어서,
    상기 메모리 셀 유니트, 상기 드레인측 선택 트랜지스터, 및 상기 소스측 선택 트랜지스터는 비트선 방향과, 이 비트선 방향에 대략 직교하는 방향으로 매트릭스 상으로 배치되고,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 마다 형성되어 있는 반도체 장치.
  14. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 내에 소자 분리 영역을 형성하여, 상기 반도체 기판에 소자 형성 영역을 분리하는 단계;
    상기 소자 영역 내에 메모리 셀 트랜지스터를 적어도 하나 포함하는 메모리 셀 유니트와, 이 메모리 셀 유니트의 전류 통로의 일단에 소스를 접속한 드레인측 선택 트랜지스터와, 이 메모리 셀 유니트의 전류 통로의 타단에 드레인을 접속한 소스측 선택 트랜지스터를, 비트선 방향과 이 비트선 방향에 대략 직교하는 방향으로 매트릭스상으로 형성하는 단계;
    상기 반도체 기판 상방에 절연막을 개재하여 도전층을 형성하는 단계;
    상기 도전층을 패터닝하고, 상기 메모리 셀 트랜지스터의 상방에 부스터 플레이트 및 상기 드레인측 선택 트랜지스터의 드레인 상방에 커버층을 형성하는 단계;
    상기 반도체 기판 상방에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 커버층에 달하는 제1 개구를 형성하는 단계;
    상기 제1 개구의 저부에 노출되는 상기 커버층을 제거하여, 상기 절연막에 달하는 제2 개구를 형성하는 단계;
    상기 제2 개구의 저부에 노출되는 상기 절연막을 제거하여, 상기 드레인측 선택 트랜지스터의 드레인에 달하는 제3 개구를 형성하는 단계;
    상기 제1, 제2, 제3 개구 내에 비트선 콘택트를 형성하는 단계; 및
    상기 층간 절연막 상에 상기 비트선 콘택트에 접속되는 비트선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 반도체 장치의 제조 방법에 있어서,
    반도체 기판 내에 소자 분리 영역을 형성하여, 상기 반도체 기판에 소자 형성 영역을 분리하는 단계;
    상기 소자 영역 내에 메모리 셀 트랜지스터를 적어도 하나 포함하는 메모리 셀 유니트와, 이 메모리 셀 유니트의 전류 통로의 일단에 소스를 접속한 드레인측 선택 트랜지스터와, 이 메모리 셀 유니트의 전류 통로의 타단에 드레인을 접속한 소스측 선택 트랜지스터를, 비트선 방향과 이 비트선 방향에 대략 직교하는 방향으로 매트릭스상으로 형성하는 단계;
    상기 반도체 기판 상방에 절연막을 개재하여 도전층을 형성하는 단계;
    상기 도전층을 패터닝하고, 상기 소스측 선택 트래지스터의 소스 상방에 소스선 및 상기 드레인측 선택 트랜지스터의 드레인 상방에 커버층을 형성하는 단계;
    상기 반도체 기판 상방에 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 커버층에 달하는 제1 개구를 형성하는 단계;
    상기 제1 개구의 저부에 노출되는 상기 커버층을 제거하여, 상기 절연막에 달하는 제2 개구를 형성하는 단계;
    상기 제2 개구의 저부에 노출되는 상기 절연막을 제거하여, 상기 드레인측 선택 트랜지스터의 드레인에 달하는 제3 개구를 형성하는 단계;
    상기 제1, 제2, 제3 개구 내에 비트선 콘택트를 형성하는 단계; 및
    상기 층간 절연막 상에 상기 비트선 콘택트에 접속되는 비트선을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 연속하여 형성되는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 연속하여 형성되는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제3 개구를 형성한 후, 상기 제1, 제2, 제3 개구의 측벽에 측벽 절연막을 형성하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제3 개구를 형성한 후, 상기 제1, 제2, 제3 개구의 측벽에 측벽 절연막을 형성하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 마다 형성되는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 커버층은 상기 비트선 방향에 대략 직교하는 방향으로 병행하는 상기 드레인측 선택 트랜지스터 마다 형성되는 반도체 장치의 제조 방법.
  22. 제14항에 있어서,
    상기 부스터 플레이트는 상기 메모리 셀 트랜지스터의 게이트 전극 구조의 상면 및 하면을 피복하도록 형성되는 반도체 장치의 제조 방법.
KR1020020016488A 1998-12-25 2002-03-26 불휘발성 반도체 기억 장치 및 그 제조 방법 KR100352756B1 (ko)

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