KR20020028329A - Method of forming a contact hole in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 콘택홀을 형성한 후 티타늄을 이용하여 금속 확산 방지막을 형성하는 과정에서 티타늄이 하부 요소인 에피 실리콘층 및 반도체 기판과 반응하여 형성되는 TiSi2가 후속 열공정에 의해 계속적으로 증가하는 것을 방지하므로써 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device. In particular, in the process of forming a metal diffusion barrier layer using titanium after forming a contact hole, titanium reacts with an epitaxial silicon layer and a semiconductor substrate as a lower element. The present invention relates to a method for forming a contact hole in a semiconductor device capable of improving the electrical characteristics of the device by preventing the increase of 2 by a subsequent thermal process.
일반적으로 하부 요소와 상부 요소의 수직 배선을 형성하기 위해서는 하부 요소와 상부 요소의 절연을 위하여 형성된 층간 절연막에 하부 요소의 선택된 영역이 노출되도록 콘택홀을 형성한 후 전체 상부에 금속 확산 방지막을 형성한다.In general, in order to form the vertical interconnection of the lower element and the upper element, a contact hole is formed in the interlayer insulating film formed to insulate the lower element and the upper element so that the selected region of the lower element is exposed, and then a metal diffusion barrier is formed on the entire upper portion. .
0.1㎛ 이하의 미세 소자를 형성하는 공정에 있어서, 비트 라인의 콘택 플러그로 에피 실리콘층(Epi-Silicon Layer)을 성장시킨 후 상부에 비트 라인 물질을 증착하는 방법을 이용하고 있다. 콘택홀은 주로 콘택 플러그용으로 성장시킨 에피 실리콘층, 게이트 전극 및 실리콘 반도체 기판 표면에 형성한다. 이때, 티타늄을 이용하여 금속 확산 방지막을 형성할 경우, 에피 실리콘층 및 실리콘 반도체 기판의 표면에서는 티타늄과 실리콘이 접하게 된다. 이렇게, 티타늄과 실리콘이 접하는 부분에서는 기생 반응이 일어나 TiSi2가 형성된다. 이후, 금속 확산 방지막의 막질을 향상시키기 위한 어닐링 공정이나 커패시터를 제조하는 후속 열공정에서 티타늄과 실리콘이 계속적으로 반응하여 TiSi2가 실리콘을 잠식하면서 소자 형성에 있어안정성이 결여되고, 소자의 전기적 특성이 더욱 더 열화된다.In the process of forming a microelement having a thickness of 0.1 μm or less, a method of growing an epi-silicon layer using a contact plug of a bit line and then depositing a bit line material thereon is used. The contact holes are formed in the epi silicon layer, the gate electrode and the silicon semiconductor substrate surface mainly grown for the contact plug. At this time, when forming a metal diffusion barrier using titanium, titanium and silicon are in contact with the surface of the epi silicon layer and the silicon semiconductor substrate. In this way, a parasitic reaction occurs in the portion where titanium and silicon are in contact with each other to form TiSi 2 . Subsequently, titanium and silicon continuously react in an annealing process to improve the film quality of the metal diffusion barrier film or a subsequent thermal process of manufacturing a capacitor, and TiSi 2 encroaches the silicon and thus lacks stability in device formation. This is further deteriorated.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 콘택홀을 형성한 후 실리콘을 포함하는 하부 요소의 노출된 표면을 질소가 함유된 가스 분위기에서 플라즈마 처리하여 SixNy막을 형성함으로써 후속 열공정으로 인한 지속적으로 티타늄과 실리콘의 기생 반응이 일어나는 것을 억제하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는 데 그 목적이 있다.Therefore, in order to solve the above problem, the present invention continuously forms a contact hole and then forms a SixNy film by plasma treatment of the exposed surface of the lower element including silicon in a gas atmosphere containing nitrogen, thereby continuing the subsequent thermal process. It is an object of the present invention to provide a method for forming a contact hole in a semiconductor device capable of suppressing a parasitic reaction between titanium and silicon to improve electrical characteristics of the device.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.1A to 1C are cross-sectional views of devices sequentially shown to explain a method for forming a contact hole in a semiconductor device according to the present invention.
도 2는 질소 플라즈마 처리 후 AES를 통해 게이트 전극으로의 질소 침투 상태를 측정한 특성 그래프.Figure 2 is a characteristic graph measuring the nitrogen infiltration state to the gate electrode through the AES after nitrogen plasma treatment.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 기판2 : 터널 산화막1 semiconductor substrate 2 tunnel oxide film
3 : 게이트 전극4 : 마스크 산화막3: gate electrode 4: mask oxide film
5 : 스페이서6 : 층간 절연막5 spacer 6 interlayer insulating film
7 : 에피 실리콘층8 : SixNy막7: epi silicon layer 8: SixNy film
9 : WN막10 : 금속 확산 방지막9: WN film 10: Metal diffusion prevention film
본 발명에 따른 반도체 소자의 콘택홀 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 콘택홀을 형성하는 단계, 질소가 포함된 가스 분위기에서 인-시투로 플라즈마 표면 처리를 실시하여 콘택홀에 의해 노출된 하부 요소의 표면을 질화시켜 XN막을 형성하는 단계 및 층간 절연막을 포함한 전체 상부에 금속 확산 방지막을 형성하는 단계를 포함하여 이루어진다.The method for forming a contact hole in a semiconductor device according to the present invention comprises forming an interlayer insulating film on a semiconductor substrate on which various elements are formed to form a semiconductor device, and then forming a contact hole in-situ in a gas atmosphere containing nitrogen. Performing a surface treatment of the plasma to nitrate the surface of the lower element exposed by the contact hole to form an XN film, and to form a metal diffusion prevention film over the whole including the interlayer insulating film.
XN막의 X는 상기 하부 요소가 에피 실리콘층 또는 반도체 기판인 경우에는 Si이고, 상기 하부 요소가 텅스텐인 경우에는 W이다.X of the XN film is Si when the lower element is an epitaxial silicon layer or a semiconductor substrate, and W when the lower element is tungsten.
금속 확산 방지막은 티타늄으로 형성한다.The metal diffusion barrier is made of titanium.
질소가 포함된 가스는 3 내지 50sccm의 NH3또는 1 내지 4000sccm의 N2가스를 이용하거나 또는 이를 혼합한 혼합 가스를 사용한다.The gas containing nitrogen uses NH 3 of 3 to 50 sccm or N 2 gas of 1 to 4000 sccm or a mixed gas mixed therewith.
플라즈마 표면 처리는 플라즈마 발생 전력을 13.56MHz 또는 100 내지 1MHz의 범위를 가지는 고주파 전원이나 2.45GHz의 초고주파 전원으로 하고, 박막합성 전력과 플라즈마 표면 처리 전력을 각각 0 내지 5kW의 범위로 인가하며, 챔버의 압력으로는 0.01 내지 10Torr의 범위를 유지하고, 반도체 기판의 온도는 100 내지 500℃의 범위로 유지한 상태에서 불활성 가스를 분위기 가스로 하여 실시한다.Plasma surface treatment is a high frequency power supply having a plasma generation power of 13.56 MHz or 100 to 1 MHz or an ultra high frequency power supply of 2.45 GHz, and applying thin film synthesis power and plasma surface treatment power in a range of 0 to 5 kW, respectively, The pressure is maintained in the range of 0.01 to 10 Torr and the temperature of the semiconductor substrate is maintained in the range of 100 to 500 ° C.
불활성 가스는 Ar, Ne 및 He 중 어느 하나를 이용한 단일 가스 또는 혼합 가스를 사용하며, 유량은 0 내지 10000sccm의 범위로 한다.The inert gas uses a single gas or a mixed gas using any one of Ar, Ne, and He, and the flow rate is in the range of 0 to 10000 sccm.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.1A to 1C are cross-sectional views of devices sequentially shown to explain a method for forming a contact hole in a semiconductor device according to the present invention.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(1) 상에 터널 산화막(2), 폴리실리콘 및 텅스텐으로 이루어진 게이트 전극(3), 마스크 산화막(4)을 형성한 후 게이트 전극 마스크를 이용한 식각 공정으로 마스크 산화막(4), 게이트 전극(3) 및 터널 산화막(2)을 식각한다. 이후 전체 상부에 절연 물질을 형성한 후 전면 식각 공정으로 스페이서(5)를 형성한다. 다시,전체 상부에 상부 요소와의 절연을 위한 층간 절연막(6)을 형성한다. 층간 절연막(6)에는 상부 요소와의 수직 배선을 위하여 소정 영역에 콘택홀을 형성한다. 필요에 따라, 콘택홀에 의해 노출된 실리콘 반도체 기판을 성장시켜 에피 실리콘층(7)이 형성된다. 도시한 바와 같이, 콘택홀은 일반적으로 반도체 기판(1), 게이트 전극(3) 및 에피 실리콘층(7)의 표면이 노출되도록 형성된다.Referring to FIG. 1A, a tunnel oxide film 2, a gate electrode 3 made of polysilicon and tungsten, and a mask oxide film 4 are formed on a semiconductor substrate 1 on which various elements for forming a semiconductor device are formed. The mask oxide film 4, the gate electrode 3, and the tunnel oxide film 2 are etched by an etching process using the gate electrode mask. After that, the insulating material is formed on the entire upper portion, and then the spacers 5 are formed by the front etching process. Again, an interlayer insulating film 6 is formed over the whole to insulate the upper element. A contact hole is formed in the interlayer insulating film 6 in a predetermined region for vertical wiring with the upper element. If necessary, the epitaxial silicon layer 7 is formed by growing the silicon semiconductor substrate exposed by the contact hole. As shown, the contact holes are generally formed such that the surfaces of the semiconductor substrate 1, the gate electrode 3 and the epi silicon layer 7 are exposed.
도 1b를 참조하면, 콘택홀에 의해 노출된 에피 실리콘층(7), 게이트 전극(3) 및 반도체 기판(1)의 표면을 질소가 함유된 가스 분위기에서 플라즈마 표면 처리한다. 플라즈마 표면 처리에 의해 에피 실리콘층(7) 및 반도체 기판(1)의 표면에는 SixNy막(8)이 형성되고, 게이트 전극(3)의 표면에는 WN막(9)이 형성된다. 게이트 전극(3)은 폴리실리콘층 및 텅스텐이 적층된 구조로 이루어져 있기 때문에 콘택홀에 의해 노출된 텅스텐이 질소와 반응하여 WN막(9)이 형성된다.Referring to FIG. 1B, the surfaces of the epitaxial silicon layer 7, the gate electrode 3, and the semiconductor substrate 1 exposed by the contact hole are subjected to plasma surface treatment in a gas atmosphere containing nitrogen. By the plasma surface treatment, a SixNy film 8 is formed on the surfaces of the epi silicon layer 7 and the semiconductor substrate 1, and a WN film 9 is formed on the surface of the gate electrode 3. Since the gate electrode 3 has a structure in which a polysilicon layer and tungsten are stacked, tungsten exposed by the contact hole reacts with nitrogen to form a WN film 9.
플라즈마 표면 처리는 티타늄을 증착하기 위한 챔버에서 인-시투(In-situ)로 실시한다. 플라즈마 발생은 13.56MHz 또는 100 내지 1MHz의 범위를 가지는 고주파 전원이나 2.45GHz의 초고주파 전원을 사용하고, 박막합성 전력과 플라즈마 표면 처리 전력을 각각 0 내지 5kW의 범위로 인가한다. 챔버의 압력으로는 0.01 내지 10Torr의 범위를 유지하고, 반도체 기판의 온도는 100 내지 500℃의 범위로 유지한다. 질소 플라즈마를 발생시키기 위한 반응 가스로는 3 내지 50sccm의 NH3가스나 1 내지 4000sccm의 N2가스를 이용하며, 혼합 가스를 사용할 수도 있다. 분위기 가스로는 Ar, Ne 또는 He 등과 같은 불활성 가스를 0 내지 10000sccm의 단일 가스 또는혼합 가스로 하여 반응 가스와 함께 챔버 내부로 공급한다.Plasma surface treatment is carried out in-situ in a chamber for depositing titanium. Plasma generation uses a high frequency power source having a range of 13.56 MHz or 100 to 1 MHz or an ultra high frequency power source of 2.45 GHz, and applies thin film synthesis power and plasma surface treatment power in a range of 0 to 5 kW, respectively. The pressure of the chamber is maintained in the range of 0.01 to 10 Torr, and the temperature of the semiconductor substrate is maintained in the range of 100 to 500 ° C. As the reaction gas for generating the nitrogen plasma, NH 3 gas of 3 to 50 sccm or N 2 gas of 1 to 4000 sccm is used, and a mixed gas may be used. As the atmospheric gas, an inert gas such as Ar, Ne, or He is supplied into the chamber together with the reaction gas as a single gas or a mixed gas of 0 to 10000 sccm.
상기의 공정으로 콘택홀에 의해 노출된 에피 실리콘층(7)의 상부와 실리콘 반도체 기판(1)의 표면에서는 질소 플라즈마 표면 처리에 의해 화학식 1의 반응이루어진 상태이다.The reaction of the chemical formula 1 is performed on the upper surface of the epitaxial silicon layer 7 exposed by the contact hole and the surface of the silicon semiconductor substrate 1 by the nitrogen plasma surface treatment.
상기의 플라즈마 표면 처리에 의해 형성되는 SixNy막(8) 및 WN막(9)의 두께는 후속 열공정의 온도에 따라 TiSi2이 지속적으로 형성되는 것을 방지할 수 있을 정도의 두께로 형성한다.The thickness of the SixNy film 8 and the WN film 9 formed by the plasma surface treatment is formed to a thickness such that TiSi 2 can be prevented from being continuously formed in accordance with the temperature of the subsequent thermal process.
도 1c를 참조하면, 층간 절연막(6)을 포함한 전체 상부에 티타늄을 이용하여 금속 확산 방지막(10)을 형성한다.Referring to FIG. 1C, the metal diffusion barrier film 10 is formed on the entire surface including the interlayer insulating film 6 using titanium.
이후, 막질을 개선시키기 위한 어닐링 공정이나 커패시터 제조를 위한 후속 열공정을 진행하게 되면, 금속 확산 방지막인 티타늄은 후속 열공정에 의해 잉여의 질소와 반응하여 화학식 2 및 화학식 3에 나타난 화학 반응이 진행되어 TiN과 TiSi2로 경쟁적인 반응이 일어나게 된다.Subsequently, when an annealing process for improving film quality or a subsequent thermal process for capacitor manufacturing is performed, titanium, a metal diffusion barrier layer, is reacted with surplus nitrogen by a subsequent thermal process, and the chemical reactions shown in Chemical Formulas 2 and 3 proceed. As a result, a competitive reaction occurs with TiN and TiSi 2 .
이에 따라, 에피 실리콘층 및 실리콘 반도체 기판의 표면은 질소에 의해 원자간 밀도가 높아지며, 실리콘과 질소는 티타늄과 경쟁적으로 반응하게 되어, TiSi2이 형성된 후 후속 열공정에 의해 지속적으로 증가되는 것을 방지할 수 있다.As a result, the surface of the epi silicon layer and the silicon semiconductor substrate are increased in atomic density by nitrogen, and silicon and nitrogen react competitively with titanium, preventing the TiSi 2 from being continuously increased by subsequent thermal process. can do.
참고적으로, 상기의 공정에서 폴리실리콘과 텡스텐의 적층 구조로 이루어진 게이트 전극(3)의 텡스텐 표면도 콘택홀에 의해 노출되어 플라즈마 표면 처리가 실시된다. 이 과정에서 질소 성분이 텅스텐 하부로 확산(Diffusion)하게 되면 게이트 전극(3)의 Rs가 증가하게 된다. 이는 소자의 전기적 특성을 저하시키는 원인이 되므로 AES를 통하여 게이트 전극으로의 질소 침투 상태를 측정하였다.For reference, in the above process, the surface of the tungsten of the gate electrode 3 having the laminated structure of polysilicon and tungsten is also exposed by the contact hole to perform plasma surface treatment. In this process, when the nitrogen component diffuses to the lower portion of tungsten, Rs of the gate electrode 3 increases. Since this causes a decrease in the electrical characteristics of the device, the state of nitrogen penetration into the gate electrode through the AES was measured.
도 2는 질소 플라즈마 처리 후 AES를 통해 게이트 전극으로의 질소 침투 상태를 측정한 특성 그래프이다.2 is a characteristic graph of nitrogen infiltration into the gate electrode through the AES after nitrogen plasma treatment.
도 2를 참조하면, 상기의 공정은 후속 열공정의 온도에 따라 TiSi2가 지속적으로 증가하는 것을 억제할 수 있을 정도의 두께(예를 들면, 수 Å정도)로 SixNy막(8)을 형성하기 때문에 단시간에 공정이 이루어지며, 이와 같이 단시간에 진행되는 플라즈마 표면 처리은 질소를 텅스텐 내부로 확산시키지 않는다. 질소는텅스텐 표면에만 WN 형태로 미세량이 존재하고, 질소는 티타늄 증착 후 진행되는 열공정에 의해 아웃 디퓨젼(Outdiffusion)되어 텅스텐을 포함하는 게이트 전극의 저항에는 영향을 주지 않는다.Referring to FIG. 2, since the above process forms the SixNy film 8 to a thickness (for example, about several orders of magnitude) that can suppress the continuous increase of TiSi 2 with the temperature of a subsequent thermal process. The process takes place in a short time, and the plasma surface treatment performed in such a short time does not diffuse nitrogen into the tungsten. Nitrogen is present in a fine amount in the form of WN only on the surface of the tungsten, and nitrogen is out-diffused by a thermal process performed after titanium deposition, thereby not affecting the resistance of the gate electrode including tungsten.
상술한 바와 같이, 본 발명은 질소 플라즈마 표면 처리를 실시하여 TiSi2의 지속적인 증가를 억제함으로써 콘택 저항이 증가하는 것을 방지하여 소자의 전기적 특성을 향상시키는 효과가 있다.As described above, the present invention has the effect of improving the electrical properties of the device by preventing the increase in contact resistance by performing a nitrogen plasma surface treatment to suppress the continuous increase of TiSi 2 .
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| WITN | Withdrawal due to no request for examination |