KR20020025317A - Method for forming metal insulator metal capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 복합칩 제조 방법에 관한 것으로, 특히 높은 전도도 확보와 하부 계면 특성 향상을 구현하기 위한 MIM(Metal Insulator Metal) 캐패시터 형성 방법에 관한 것이다.The present invention relates to a method for manufacturing a composite chip of a semiconductor device, and more particularly, to a method of forming a metal insulator metal (MIM) capacitor for securing high conductivity and improving lower interface characteristics.
메모리 부분과 디지털/아날로그 로직 부분을 동시에 제작하는 복합칩 제작에서는 부가되는 공정증가를 억제하고 각각의 특성을 확보하는 것이 매우 중요하다.It is very important to suppress the process increase and to secure each characteristic in the manufacturing of a composite chip which simultaneously manufactures a memory part and a digital / analog logic part.
특히 아날로그 영역의 접합공정은 아날로그 구동에 대해 분해능(resolution)이 증가할수록 전압종속 특성과 누설 특성이 매우 중요하게 되었다.In particular, in the analog area bonding process, voltage dependent characteristics and leakage characteristics become very important as the resolution increases for analog driving.
이하, 첨부된 도면을 참고하여 종래의 MIM 캐패시터에 대하여 설명하면 다음과 같다.Hereinafter, a conventional MIM capacitor will be described with reference to the accompanying drawings.
도 1 및 도 2는 종래의 기술에 따른 MIM 캐패시터를 나타낸 구조단면도이다.1 and 2 is a structural cross-sectional view showing a MIM capacitor according to the prior art.
일반적으로 메탈전극을 형성하기 위해 텅스텐층을 사용하여 캐패시터를 구성하는데 이 때 계면 특성이 나빠져 리키지 특성 확보가 어려워진다.In general, a capacitor is formed by using a tungsten layer to form a metal electrode. At this time, the interface property is deteriorated, so that it is difficult to secure the leakage property.
그래서 계면특성을 확보하기 위해 상부전극에 금속층을 추가하여 구성하기도 하는데 도 1에서 도시한 바와 같다.Thus, in order to secure the interfacial properties, a metal layer may be added to the upper electrode, as shown in FIG. 1.
도 1에서와 같이, MIM 캐패시터는 반도체기판(1)상에 Ti층(2), Al층(3), TiN층(4)을 차례로 형성하여 하부전극(10)을 구성하고, 상기 하부전극(10)상에 텅스텐 플러그(6)를 감싸도록 절연막(5)을 형성하며, 상기 텅스텐 플러그(6)상에 Ti층(7), Al층(8), TiN층(9)을 차례대로 형성하여 상부전극(11)을 구성한다.As shown in FIG. 1, the MIM capacitor forms a lower electrode 10 by sequentially forming a Ti layer 2, an Al layer 3, and a TiN layer 4 on a semiconductor substrate 1. An insulating film 5 is formed on the tungsten plug 6 so as to surround the tungsten plug 6, and a Ti layer 7, an Al layer 8, and a TiN layer 9 are sequentially formed on the tungsten plug 6. The upper electrode 11 is constituted.
하지만 이것은 반사방지막으로 사용되는 TiN층(9)에 의해 전기전도도 특성이 저하되는 문제가 발생한다.However, this causes a problem in that the electrical conductivity is degraded by the TiN layer 9 used as the antireflection film.
그리고 종래의 다른 실시예로서 도 2에서와 같이, 기판(21)상에 Ti층(22), Al층(23), TiN층(24)으로 하부전극(30)을 구성한 뒤, 상기 하부전극(30)상에 절연막(25)을 형성하고, 절연막(25)상에 Ti층(26)과 TiN층(27)을 차례로 얇게 형성하여 상부전극(31)을 구성한다.As another conventional embodiment, as shown in FIG. 2, after the lower electrode 30 is formed of the Ti layer 22, the Al layer 23, and the TiN layer 24 on the substrate 21, the lower electrode ( An insulating film 25 is formed on the insulating film 25, and the Ti electrode 26 and the TiN layer 27 are sequentially formed on the insulating film 25 to form the upper electrode 31.
하지만, 이것도 집적에 따른 공정이 증가되어 제작 단가를 높이는 단점이 있다.However, this also has the disadvantage of increasing the manufacturing cost by increasing the process of integration.
그러나 상기와 같은 종래의 MIM 캐패시터 형성 방법에 있어서 다음과 같은 문제점이 있다.However, the conventional MIM capacitor forming method as described above has the following problems.
종래기술에 의한 MIM 캐패시터 형성방법에서는 반사방지막으로 사용되는 TiN층에 의해 전기전도도 특성이 저하되고, 또한 집적에 따른 공정 증가를 가져와 제작 단가를 높이는 문제점이 있다.In the MIM capacitor formation method according to the prior art, the conductivity of the TiN layer, which is used as the anti-reflection film, is deteriorated, and there is a problem in that the manufacturing cost increases due to the increase of the process due to integration.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 텅스텐 플러그상에 계면전극 금속인 Ti층을 증착하고, 상부전극은 멀티 메탈라인으로 구현함으로서 높은 전도도 확보 및 하부 계면 특성향상을 가져오도록 한 MIM 캐패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems by depositing a Ti layer, which is an interfacial electrode metal on a tungsten plug, and by implementing a multi-metal line on the upper electrode, MIM that ensures high conductivity and improves lower interface characteristics. It is an object to provide a method of forming a capacitor.
도 1 및 도 2는 종래 기술에 따른 MIM 캐패시터의 구조 단면도1 and 2 are structural cross-sectional views of the MIM capacitor according to the prior art
도 3a 내지 도 3e는 본 발명에 의한 MIM 캐패시터 형성 방법을 나타낸 공정 단면도3A to 3E are cross-sectional views illustrating a method of forming a MIM capacitor according to the present invention.
도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings
100 : 하부전극 200 : 상부전극100: lower electrode 200: upper electrode
37 : 텅스텐 플러그 38 : Ti층37: tungsten plug 38: Ti layer
39 : 유전층39: dielectric layer
상기와 같은 목적을 달성하기 위한 본 발명에 의한 MIM 캐패시터 형성 방법은 제 1 영역과 제 2 영역으로 정의된 기판상에 Ti/Al/TiN을 차례대로 형성하여 하부전극을 형성하는 단계와, 상기 하부전극을 포함한 전면에 절연층을 형성하고, 절연층을 선택적으로 제거하여 상기 하부전극과의 전기적 연결을 위한 다수개의 플러그를 형성하는 단계와, 상기 제 1 영역상부의 한 플러그상에 Ti층, 유전층을 차례대로 형성하는 단계와, 그리고 상기 Ti층, 유전층을 포함한 전면에 Ti/Al/TiN를 차례대로 형성한 후 패터닝하여 금속배선 및 캐패시터의 상부전극을 동시에 형성하는 것을 특징으로 한다.The MIM capacitor forming method according to the present invention for achieving the above object is to form a lower electrode by sequentially forming Ti / Al / TiN on the substrate defined by the first region and the second region, and the lower electrode Forming an insulating layer on the front surface including the electrode, selectively removing the insulating layer to form a plurality of plugs for electrical connection with the lower electrode, and forming a Ti layer and a dielectric layer on a plug on the first region. And sequentially forming Ti / Al / TiN on the entire surface including the Ti layer and the dielectric layer, followed by patterning, to simultaneously form the upper electrode of the metal wiring and the capacitor.
이하, 첨부된 도면을 참고하여 본 발명에 의한 MIM 캐패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a MIM capacitor according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a에 도시한 바와 같이, 캐패시터를 형성할 제 1 영역과 DRAM 및 로직 회로를 형성할 제 2 영역으로 나뉘어진 기판상에 Ti/Al/TiN(33,34,35)을 차례로 형성하여 하부전극(100)을 형성하고, 하부전극(100)을 포함한 전면에 절연층인 IMO(InterMetal Oxide)층(36)을 형성하여 평탄화시킨다.As shown in FIG. 3A, a lower electrode is formed by sequentially forming Ti / Al / TiN (33, 34, 35) on a substrate divided into a first region for forming a capacitor and a second region for forming a DRAM and a logic circuit. (100) is formed, and an IMO (InterMetal Oxide) layer 36, which is an insulating layer, is formed on the entire surface including the lower electrode 100 and planarized.
이어 도 3b에 도시한 바와 같이, 상기 IMO층(36)상에 포토레지스트(도시되지 않음)를 도포한 후 사진식각공정을 통해 콘택영역을 정의하는 패턴을 형성한다.3B, a photoresist (not shown) is applied on the IMO layer 36, and then a pattern defining a contact region is formed through a photolithography process.
상기 패터닝된 포토레지스트를 마스크로 하여 상기 IMO층(37)을 선택적으로 제거하여 다수개의 콘택홀을 형성하고, 상기 콘택홀 내부를 포함한 전면에 텅스텐을 형성한 후 CMP공정을 통해 평탄화시켜 다수개의 콘택홀 내부에 하부전극(100)과 전기적 연결을 위한 다수개의 텅스텐 플러그(37)를 형성한다.Selectively removing the IMO layer 37 using the patterned photoresist as a mask to form a plurality of contact holes, and forming tungsten on the entire surface including the inside of the contact hole, and then planarizing through a CMP process. A plurality of tungsten plugs 37 for electrical connection with the lower electrode 100 are formed in the hole.
여기서, 제 1 영역에 이후 형성될 캐패시터의 상부전극과 연결하기 위한 텅스텐 플러그가 형성되고, 이 텅스텐 플러그에서 일정거리 떨어진 양측에 상부 금속배선과 연결을 위한 텅스텐 플러그가 형성된다.Here, a tungsten plug for connecting with the upper electrode of the capacitor to be formed later is formed in the first region, and a tungsten plug for connecting with the upper metal wiring is formed on both sides away from the tungsten plug.
도 3c에 도시한 바와 같이, 전면에 하부계면 금속인 Ti층(38)을 200Å의 두께로 형성한 후, 상기 Ti층(38)상에 캐패시터의 유전층(39)을 335Å의 두께로 형성한다.As shown in FIG. 3C, a Ti layer 38, which is a lower interfacial metal, is formed on the entire surface to a thickness of 200 mW, and then a dielectric layer 39 of a capacitor is formed on the Ti layer 38 to a thickness of 335 mW.
이 때, 상기 유전층은 PE산화물질로 하고, 유전층(39)의 두께는 정전용량 밀도(capacitance density)를 1.0pF/㎛2으로 할 수 있도록 한 적정두께이다.At this time, the dielectric layer is made of PE oxide, and the thickness of the dielectric layer 39 is an appropriate thickness such that the capacitance density is 1.0 pF / µm 2 .
이어, 유전층(39)상에 포토레지스트(40)를 도포하여 사진 식각 공정을 통해 포토레지스트를 패터닝한 후, 패터닝된 포토레지스트(40)를 마스크로 유전층(39), Ti층(38)을 선택적으로 제거하여 캐패시터를 형성할 부분에만 남도록 한다.Subsequently, the photoresist 40 is coated on the dielectric layer 39 to pattern the photoresist through a photolithography process, and then the dielectric layer 39 and the Ti layer 38 are selectively selected using the patterned photoresist 40 as a mask. Remove it so that it remains only at the part where the capacitor is to be formed.
여기서 Ti층(38)은 텅스텐 플러그(37)와 유전층(39)간의 접촉특성을 향상시켜 리키지 발생을 억제하는 역할을 한다.In this case, the Ti layer 38 improves the contact characteristics between the tungsten plug 37 and the dielectric layer 39, thereby suppressing the generation of leakage.
또한, Ti층(38)은 유전층(39)에서 텅스텐 플러그(37)로의 아웃가싱(outgasing)을 막아주어 유전층의 두께 및 전기적 특성 변화를 막는 역할을 한다.In addition, the Ti layer 38 prevents outgasing from the dielectric layer 39 to the tungsten plug 37 to prevent changes in thickness and electrical characteristics of the dielectric layer.
상기 패터닝된 포토레지스트(40)를 제거한 후 상기 캐패시터 형성 부분에만 남아있는 유전층(39), Ti층(38)을 포함한 전면에 노출된 표면을 따라 다시 Ti층(41)을 얇게 형성하고, Ti층(41)상에 Al층(42)을 형성하여 평탄화한 후, Al층(42)상에 TiN층(43)을 형성한다.After removing the patterned photoresist 40, the Ti layer 41 is thinly formed again along the exposed surface on the entire surface including the dielectric layer 39 and the Ti layer 38 remaining only in the capacitor forming portion, and the Ti layer. After the Al layer 42 is formed and planarized on the 41, the TiN layer 43 is formed on the Al layer 42.
이 때, Ti층(41)은 200Å의 두께로 형성한다.At this time, the Ti layer 41 is formed to a thickness of 200 kPa.
이것은 상부전극과 유전층과의 계면전극으로 사용되어 집적공정에서의 효율성을 증가시킬 수 있으며, 또한 상부전극으로의 리키지 발생을 억제할 수 있다.It can be used as an interfacial electrode between the upper electrode and the dielectric layer to increase the efficiency in the integration process, and can also suppress the generation of leakage to the upper electrode.
상기 TiN층(43)상에 포토레지스트를 도포하여 사진식각 공정을 통해 포토레지스트 패턴(44)을 형성하고, 상기 포토레지스트 패턴(44)을 마스크로 하여 TiN층(43), Al층(42), Ti층(41)을 선택적으로 식각하여 캐패시터의 상부전극(200)및 금속배선을 동시에 형성한다.Photoresist is applied to the TiN layer 43 to form a photoresist pattern 44 through a photolithography process, and the TiN layer 43 and the Al layer 42 using the photoresist pattern 44 as a mask. The Ti layer 41 is selectively etched to simultaneously form the upper electrode 200 and the metal wiring of the capacitor.
이후 포토레지스트 패턴(44)은 제거한다.The photoresist pattern 44 is then removed.
이상에서 설명한 바와 같이 본 발명에 의한 MIM 캐패시터 형성 방법에 있어서 다음과 같은 효과가 있다.As described above, the method of forming a MIM capacitor according to the present invention has the following effects.
첫째, 텅스텐 플러그와 금속배선에서의 멀티메탈층(Ti/Al/TiN)을 캐패시터의 전극으로 사용함으로서 전도도를 증가시키고, 전극내부의 기생 정전용량(capacitance)을 제거하고 전압 종속 특성을 향상시킬 수 있다.First, by using a multimetal layer (Ti / Al / TiN) in the tungsten plug and metal wiring as the electrode of the capacitor, the conductivity can be increased, the parasitic capacitance inside the electrode can be removed, and the voltage dependent characteristic can be improved. have.
둘째, 캐패시터의 유전물질과 메탈전극사이에 계면특성이 좋은 Ti 메탈전극을 삽입함으로서 리키지 및 아웃가싱(outgasing)을 막을 수 있어 안정적인 전기적 특성을 확보할 수 있다.Second, by inserting a Ti metal electrode having good interfacial properties between the dielectric material of the capacitor and the metal electrode, it is possible to prevent leakage and outgasing, thereby securing stable electrical characteristics.
셋째, 전 공정이 다른 소자 제작과 동시에 구현할 수 있어 집적공정의 안정성을 확보할 수 있고, 집적도에 따른 공정의 증가를 최소화하여 제작 단가를 낮출 수 있다.Third, the entire process can be implemented at the same time as the fabrication of other devices to ensure the stability of the integration process, it is possible to reduce the manufacturing cost by minimizing the increase of the process according to the integration degree.
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